JPS59111420A - タイマ・カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は汎用マイクロコンピュータに内蔵されプロセッ
サ部の制御に基き計数動作及び時間動作を行うタイマ・
カウンタに関する。

一般に、汎用マイクロコンピュータは処理手順が記憶さ
れているプログラムメモリのデータのみの変更で各種の
応用が可能であシ、仕様変更においても同様の変更で行
える場合が多いなど設計の融通性が高いことから非常に
広範な分野で応用されている。また、従来は汎用マイク
ロコンピュータの外部に付加していた回路が集積回路技
術の進歩によシ汎用マイクロコンピュータの内部に取込
まれることによ少部品点数が減少し信頼性の向上や組立
の簡素化に多いに貢献している。

汎用マイクロコンピュータは一般に水晶発振回路等の時
間精度が高いパルス信号によりて駆動されておシ、その
ため時間的に正確な制御が行えることから、時間制御が
必要な分野に広く応用されている。

前記した汎用マイクロコンピュータの応用として時間制
御が行えることから時間計測や、一定時間におけるパル
ス数の計数などタイマ・カウンタ機能への要求が強い。

汎用マイクロコンピュータに内蔵される周辺機能のうち
でタイマ・カウンタ機能は最も一般的で重要なものとな
っている。

従って非常に広範に応用される汎用マイクロコンピュー
タに内蔵されるタイマ・カウンタに必要な機能は様々で
あるため、応用範囲が広く高機能でしかも複数の機能が
同時に必要となって来ている。

しかし従来は単機能のタイマ・カウンタを複数個内蔵し
ていたために回路の専有面積は大きくしかも応用によっ
ては無駄な回路が生じたり、同時に必要な機能が実現で
きないという欠点があった。

このことを図面を用いて説明する。

第１図は従来のタイマ・カウンタの一例のブロック図で
ある。１−１．１−２はコンベア°レジスタであシ、後
記コンパレータでカウンタのデータと比較するデータを
記憶するレジスタである。

２−１．２−２はコンパレータであ夛、前述したように
比較する２つのデータが一致した場合に一致信号２０−
１と２０−２がそれぞれのコンパレータから出力される
。３−１．３−２はカウンタであシそれぞれカラン）（
ｉ号３１−１　、３１−２によシ計数動作を行い、計数
動作でオーバー・フローするとオーバー・フロー信号３
２−１．３２−２がそれぞれのカウンタから出力される
。５はデータ・バスで汎用マイクロコンピュータ内の制
御を行うプロセッサ部とのデータが転送される伝送路で
ある。

第１図に示す２個のタイマ・カウンタの機能は全く同じ
であるため１個のタイマ・カウンタについて説明を行う
。カウンタ３−１のカウント信号３１−１に外部信号を
接続した場合に祉該外部信号のパルス数を計数するカウ
ンタとなシ、カウント信号３１−１に周期が一定のパル
スを接続した場合にはカウンタ３−１は時間計測が行え
るタイマとして動作する。プロセッサ部がデータ・）く
ス５を介してカウンタ３−１のデータを読取ハ前回読取
ったデータとの差を演算することでパルス数計数や、時
間計測を行うことができる。またコンベア・レジスタ１
−１にカウンタ３−１と比較するデータをプロセッサ部
の制御によシデータ・バス５を介して記憶し、該データ
とカウンタ３−１ノテータをコンパレータ２−１で比較
し、２つのデータが一致した場合には一致信号２０−１
が出力される。本比較動作はカウンタ３−１を駆動する
カウント信号３１−１が外部信号でカウントする場合と
周期が一定のパルス信号でカウントする場合では応用が
異なる。前者は外部信号が所定数入力されるとコンパレ
ータ２−１から一致信号２０−１が出力されるため定め
られたパルス数が入力された事を検出する応用に使用さ
れ、後者は既知周期のパルスが所定数入力されると同じ
くコンパレータ２−１から一致信号が出力されるため定
められた時間経過を検出する応用に使用される。

ところが第１図に示す従来の回路では、カウンタ３−１
を駆動するカウント信号３１−１に接続する信号の切換
によってカウンタ又はタイマのいづれかとしてカウンタ
３−１が動作するためカウンタ動作とタイマ動作を同時
に行えない。従って、カウンタ動作とタイマ動作が同時
に必要な場合には、カウンタ３−２の増設が必要となる
。また、応用範囲を広げるためにコンベア・レジスタ１
−２やコンパレータ２−２の増設が必要となる。すなわ
ち、従来の回路では同時に動作するタイマ・カウンタが
Ｎチャンネル必要な場合にはコンベア・レジスタ、コン
パレータ、カウンタで構成される同じユニットがＮチャ
ンネル必要であシチャンネル数の増加に比例して回路規
模が大きくなるため、集積化の大きな障害となるという
欠点があった。

本発明は上記欠点を除去し、カウント動作とタイマ動作
が同時に行うことができ、汎用マイクロコンピュータ等
に内蔵するに適する複数チャンネルの多機能タイマ・カ
ウンタを提供するものである。

本発明のマイカ・カウンタは、外部からのカウントデー
タを記憶するカウントレジスタと該カウントレジスタと
の間で計算動作をするタイマ演算回路とから成る一組の
ユニットを複数組と、−一定周期の基準パルス信号でカ
ウントを行いかつ外部制御信号により選択的に前記タイ
マ演算回路を介して前記タイマレジスタのデータを比較
するタイマとを含んで構成される。

次に１本発明の実施例について図面を用いて説明する。

第２図は本発明の一実施例の回路図である。

第２図において、１１．１２はカウントレジスタでカウ
ントデータを記憶するレジスタである。

１０１．１０２は前記カウントレジスタ１１．１２にそ
れぞれ入力されるカウント信号である。２１゜２２はタ
イマ演算回路であシ比較機能と計算機能とを有している
。２０１，２０２はタイマ演算回路２１．２２からそれ
ぞれ出力される信号であシ、比較動作の場合には一致信
号を意味し、計数動作の場合にはカウント動作のオーバ
ー・フローを意味する信号である。３０はタイマであシ
周期が既知のパルス信号３０１に同期してカウントする
。３０２はタイマがカウント動作でオーバー・フローし
た場合に出力される信号である。５は各部を制御するプ
ロセッサ部とデータの送受を行う伝送路である。

次に、この一実施例の動作について説明する。

信号１０１に入力される外部パルスを計数する場合には
信号１０１に計数パルスが入力される前にプロセッサ部
の制御によってデータ・バス５を介してカウントレジス
タ１１に０（ゼロ）ヲ書く、信号１０１の１パルスの変
化に対してカウントレジスタ１１のデータがタイマ演算
回路２１に送られる。タイマ演算回路２１はプロセッサ
部の制御によシ計数動作に指定されておル、カウントレ
ジスタ１１から送られたデータがタイマ演算回路２１で
インクリメント（プラス１）され、その演算結果がカウ
ントレジスタ１１に再度格納される。信号１０１のパル
ス変化で前記一連の動作を繰返しパルス数を計数するこ
とＫよシカラント動作を行うことができる。

次に、所定数のパルスが入力されたことを検出する動作
の場合について説明する。動作を明確にするために斗ビ
ットのデータ長を有するカウントレジスタ、タイマ演算
回路として説明を行う。

５個のパルスが入力されたことを検出する場合まず５の
補数である１１をプロセッサ部の制御によシデータ・バ
ス５を介してカウントレジスタ１１に格納する。カウン
ト信号１０１に入力される１パルス毎に前記動作と同様
にカウントレジスタ１１のデータがタイマ演算回路２１
に転送され、計数動作に指定されているタイマ演算回路
２１でインクリメントされその計数結果が再度カウント
レジスタ１１に格納される。この動作をパルス入力毎に
繰返すと５番目のパルスによりて１５をインクリメント
しオーバー・フロー信号２０１がタイマ演算回路２１か
ら出力される。本信号２０１がプロセッサ部に伝えられ
所定数のパルスが入力された事を検出することができる
。

次に、所定の時間が経過した事を検出する動作について
説明する。

この本動作の場合にはタイマ演算回路２１はプロセッサ
部の制御によシ比較動作に指定されている。まず、タイ
マ３０のテークをプロセッサがデータ・バス５を介して
読取シ該データに税時点から所定の経過時間に和尚する
データを加算しデータ・バス５を介してカウントレジス
タ１１に格納する。一方、タイマ３０は周期が既知のパ
ルスにてカウント動作が行われておシ、カウントレジス
タ１１の設定された前記データ表タイマ３０のデータは
タイマ演算回路２１で随時比較されている。

タイマ３０のデータがカウントレジスタの設定されたデ
ータと一致した場合、一致信号２０１がタイマ演算回路
２１から出力される。この信号をプロセッサ部が検出し
所定の時間経過を検知することができる。

以上説明した１作に対して独立にタイマは常に一定周期
の基準信号でカウント動作を継続しており、タイマは一
定の時間毎にオーバー・フロー４８号を繰返し出力する
。該オーバー・フロー信号をプロセッサ部が計数しする
ことでタイマ動作が可能である。またタイマのデータを
プロセッサ部が直接読取シ前回読取ったデータとの間で
差を演算することによシ時間計測を行うことができる。

以上説明したように、従来では同時に行えなかったカウ
ント動作とタイマ動作を本発明では容易に行えるという
優れた特徴を有する。

また第２図に示すように、カウントレジスタとタイマ演
算回路とで構成されるユニットを複数で構成することに
よシ各ユニットがプロセッサ部の制御により独立に指定
され、共通のタイマ３ｏを利用して各ユニットは独立に
カウント動作やタイマ動作を行うことが出来る。すなわ
ち、Ｎチャンネルのタイマ・カウンタを構成する場合に
は、カウントレジスタとタイマ演算回路で構成されるユ
ニットをＮ個で構成し、１個のタイマを共通使用するた
め、チャンネル数が増加しても従来の各チャンネルに有
していたカウンタは不要でカウンタ数は増加しない。該
カウンタは記憶回路とインクリメント回路から構成され
ておシ、専有面積は大きい。この専有面積の大きなカウ
ンタを省略出来ることはタイマ・カウンタの複数チャン
ネル化にとって非常に有効な手段となる。

第３図は第２図に示すタイマ演算回路の一例の詳細回路
図である。

この回路は４ビツトのデータ長の場合の回路である。第
３図において、１１０〜１１３Ｆｉ、排他的論理和グー
）、１２０〜１２３は論理積ゲート、１３０〜１３３は
２個のトランジスタで構成されるスイッチ回路であシ信
号１０５によりスイッチ回路に入力される２つの信号の
いずれか１つを選択する。信号１４０はオーバー・フロ
ー信号又は一致信号で、第２図の信号２０１又は２０２
に相当する。信号１０５はタイマ演算回路の動作モード
を指定する信号であシ、信号１０５の論理値が１１１の
場合には入力データ（ＩＡＵ〜−■Ａ３）をインクリメ
ントする動作となシ、その結果が出力データ（Ｏｏ〜０
３）となる。インクリメント動作の結果オーバー・フロ
ーした場合、信号１４０はオーバー・フロー信号となる
。信号１０５の論理値が１０１の場合には入力データ（
工え。〜ＩＡ３）と入力データ（ＩＢｏ〜より３）を比
較するコンベア動作となシ、２つの入力データが一致し
ン’ｃ％’ｉｉ合には信号１４０は一致信号となる。タ
イ、演算回路は、第１図に示すコンパレータの機能に演
算機能（インクリメント機能）を加えたものである。従
来のコンパレータは排他的論理和ケート１１０〜１１３
と一致信号１４０を出力する論理和反転ゲートで構成さ
れていた。このコンパレータ回路にスイッチ回路１３０
〜１３３と、論理積回路１２０〜１２３と、オーバー・
フロー信号１４０を出力する論理積ゲートと論理和ゲー
トと、コンパレータ機能と演算機能を切換える信号１０
５を付加するだけで演算動作も可能になる。これらの付
加回路は単純な構造のトランジスタスイッチ回路や入力
数が少ない論理ゲートで構成されておシ、これらの付加
回路による仲１路専有面積はわずかである。

従って第３図のタイマ演算回路を使用することによシ第
２図に示すタイマ・カウンタをわずかな回路付加で実現
できるためカウント動作とタイマ動作を同時に可能とし
、しかも複数チャンネル化において回路規模を著しく、
縮小したタイマ・カウンタを得ることができる。

上記実施例の説明においてはタイマ演算回路の演算機能
はインクリメント動作として説明したが、計数すること
が目的であるからデクリメント動作の場合も同様である
。

以上説明したように本発明によればタイマ動作とカウン
ト動作が同時に行え、しかも専有面積が小さく、集積回
路に適するタイマ・カウンタが得られるのでその効果は
大きい。

【図面の簡単な説明】

第１図は従来のタイマ・カウンタの一例ブロック図、第
２図は本発明の一実施例のブロック図、第３図は第２図
に示すタイマ演算回路の一例の詳細回路図である。 １−１．１−２・・・・・・コンベアレジスタ、２−１
゜２−２・・・・・・コンパレータ、３−１．３−２・
・・・・・カウンタ、５・・・・・・データバス、１１
．１２・・・・・・カウントレジスタ、２０−１　、２
０−２・・・・・・一致信号、２１．２２・・・・・・
タイマ演算回路、３１−１．３１−２・山・・カウント
信号、　　３２−１　、３２−２・・・・・・オーバー
フロー信号、　　１０１　、１０２゛−゛−゛カウント
信号、１０５・・・・・・制御信号、１１０〜１１３・
・・・・・排他的論理和グー）、１２０〜１２３・・・
・・・論理積グー）、１３０〜１３３・・・・・・スイ
ッチ回路、１４０．２０１．２０２・・・・・・一致信
号又はメーバー７０−信号、３０１・・川・カウント信
号、３ｏ２・・・・・・オーバーフロー信号。 半１剖 矛Ｚ爾

Claims (1)

【特許請求の範囲】
1. 外部からのカウントデータを記憶するカウントレジスタ
   と、該カウントレジスタとの間で計算動作をするタイマ
   演算回路とから成る一組のユニットを複数組と、一定周
   期の基準パルス信号でカウントを行いかつ外部制御信号
   によシ選択的に前記タイマ演算回路を介して前記タイマ
   レジスタのデータを比較するタイマとを含むことを特徴
   とするタイマ・カウンタ。