SU1686435A1

SU1686435A1 - Вычислительное устройство

Info

Publication number: SU1686435A1
Application number: SU894773084A
Authority: SU
Inventors: Николай Артемьевич Авагимов; Виталий Николаевич Коновалов; Виктор Павлович Кубышкин; Александр Вениаминович Кузнецов
Original assignee: Ростовское высшее военное командно-инженерное училище ракетных войск им.М.И.Неделина
Priority date: 1989-11-13
Filing date: 1989-11-13
Publication date: 1991-10-23

Abstract

Изобретение относитс к вычислительной технике. Вычислительное устройство может быть использовано в автоматизированных устройствах обработки числовой информации , в измерительных приборах дискретного типа. Цель изобретени состоит в повышении быстродействи , Устройство содержит определенным образом соединенные регистр 1, п ть счетчиков 2. 3, 6, 7, 8, распределитель импульсов 10. шесть де- шифраторо 9, 11-15, схему сравнени 16 и четыре элемента ИЛИ 17-20. Указанна совокупность элементов обеспечивает повышение быстродействи в режимах умножени и делени за счет обеспечени возможности параллельной обработки старших и младших разр дов одного из операндов . Кроме того, в режиме делени обеспечиваетс дополнительный выигрыш в быстродействии за счет исключени из вычис- лительного процесса тактов, затрачиваемых на обнуление счетчика делимого, когда остаток делимого становитс меньше делител , 1 ил. Ј О 00 Os 00 ел HJ

Description

Изобретение относитс к вычислительной технике и может быть использовано в автоматизированных устройствах обработки числовой информации, а также в измерительных приборах дискретного типа.

Целью изобретени вл етс повышение быстродействи .

На чертеже приведена структурна схема устройства,

Устройство содержит регистр 1, первой 2 и второй 3 счетчики, коммутаторы 4 и 5, четвертый 6, п тый 7 и третий 8 счетчики, четвертый дешифратор 9, распределитель 10 импульсов, первый - шестой дешифраторы 11-15, схему 16 сравнени , третий - четвертый элементы 17-20 ИЛИ.

Устройство работает следующим образом .

В режиме умножени в исходном состо нии множимое записано в регистр, а его старшие и младшие разр ды наход тс в счетчиках 2 и 3 соответственно, множитель - в счетчике 8, Счетчики 6 и 7 обнулены. При поступлении первого тактового импульса содержимое счетчиков 2 и 3 уменьшаетс , а счетчиков 7 и 6 увеличиваетс на единицу. Этот процесс повтор етс до обнулени одного из счетчиков 2 или 3. Если первым обнулилс счетчик 2, то сигналом с выхода дешифратора 11 через элемент ИЛИ 20 запираетс коммутатор 5, запреща тем самым подачу тактовых импульсов на счетчики 2 и 6. Если первым обнул етс счетчик 3, то сигналом с дешифратора 12 через элемент ИЛИ 20 запираетс коммутатор 5, запреща поступление тактовых импульсов на входы счетчиков 2 и 6. Следующим тактовым импульсом через коммутатор 4 содержимое счетчика 3 уменьшаетс на единицу и сигналом с выхода переноса через элемент ИЛИ уменьшает на единицу содержимое счетчика 2, осуществл тем самым заем единицы. Процесс повтор етс до обнулени счетчиков 2 и 3. При этом сигналами с дешифраторов 11 и 12 срабатывает дешифратор 13, запреща поступление тактовых импульсов через коммутатор 4 на входы счетчиков 3 и 7. Этот же сигнал разрешает перепись из регистра соответствующих разр дов множимого в счетчики 2 и 3, при этом содержимое счетчика 8 уменьшаетс на единицу При заполнении счетчика 7 сигналом с дешифратора 15 через элемент ИЛИ 17 запираетс коммутатор 5, прекраща подачу тактовых импульсов на счетчики 2 и 6. При поступлении следующего тактового импульса сигнал переполнени с соответствующего выхода счетчика 7 через элемент ИЛИ 18 увеличивает содержимое счетчика 6 на единицу . Описанный процесс повтор етс до

обнулени счетчика 8, после чего сигналом с выхода дешифратора 9 на распределитель 10 подаетс сигнал, запрещающий выдачу тактозых импульсов на выход распределител 10. В результате содержимое счетчиков б и 7 оказываетс равным искомому произведению . В режиме делени делитель находитс в регистре 1, а старшие и младшие разр ды его - в счетчиках 2 и 3 соответст0 венно. Старшие и младшие разр ды делимого наход тс соответственно в счетчиках 6 и 7. Счетчик 8 обнупен. При поступлении тактовых импульсов содержимое счетчиков 2, 3. 6 и 7 уменьшаетс на единицу. Функци5 онирование счетчиков 2 и 3 аналогично режиму умножени . При обнулении счетчика 6 сигналом с дешифратора 14 через элемент ИЛИ 17 запираетс коммутатор 5, запреща подачу тактовых импульсов на счетчики 2 и

0 6. Ее/in первым обнулилс счетчик 7, то через дешифратор 15, элемент ИЛИ 17, запираетс коммутатор 5 и следующий тактовый импупьс формирует сигнал переполнени на соответствующем выходе счетчика 7,

5 который через элемент ИЛИ 18 уменьшает содержимое счетчика 6 на единицу, осуществл тем самым заем. Процесс повтор етс до тех пор, пока содержимое счетчиков 6 и 7 не станет меньше делител , о чем свиде0 тельствует по вление сигнала на соответствующем выходе схемы сравнени . Этим сигналом распределитель импульсов запираетс , подача тактовых импульсов прекращаетс . В результате содержимое счетчика

5 8 соответствует искомому частному с точностью на единицу меньшей величины делител

Claims

Формула изобретени вычислительное устройство, содержа0 щее регистр, п ть счетчиков, три дешифратора , схему сравнени , распределитель импульсов, два коммутатора и первый элемент ИЛИ, причем выходы старших и младших разр дов регистра соединены с

5 информационными входами первого и второго счетчиков соответственно, выходы разр дов которых соединены с входами первого и второго дешифраторов соответственно , выходы которых соединены с первым

0 и вторым входами соответственно третьего дешифратора, выход которого соединен со счетным входом третьего счетчика и входом разрешени считывани регистра, выходы разр дов которого соединены с первыми

5 входами схемы сравнени , вторые входы которой соединены с выходами четвертого и п того счетчиков, выход распределител импульсов соединен с информационным входом первого коммутатора, выход которого соединен со счетными входами второго и

п того счетчиков, выход переполнени п того счетчика соединен с первым входом первого элемента ИЛИ, выход которого соединен со счетным входом четвертого счетчика , отличающеес тем, что, с целью повышени быстродействи , устройство содержит четвертый, п тый и шестой дешифраторе ) и второй, третий и четвертый элементы ИЛИ, при этом выходы третьего счетчика соединены с входами четвертого дешифратора, выход которого соединен с входом запуска распределител импульгоэ. вход останова которого соединен с выходом схемы сравнени , выход третьего дешифратора соединен с управл ющим ходом первого коммутатора, информационный вход которого соединен с информационным входом второго коммутатора, выход которого

соединен с вторым входом первого элемента ИЛИ и первым входом второго элемента ИЛИ, выход которого соединен со счетным входом первого счетчика, выход переполнени второго счетчика соединен с вторым входом второго элемента ИЛИ, выходы разр дов четвертого и п того счетчиков соединены с входами п того и шестого дешифраторов соответственно, выхо0 ды которых соединены с первым и вторым входами соответственно третьего элемента ИЛИ, выход которого соединен с первым управл ющим входом второго коммутатора, второй управл ющий вход которого соединен с выходом четвертого элемента ИЛИ. первый и второй входы которого соединены с выходами первого и второго дешифраторов соответственно.