JPH07220468A - Ｒａｍアレイのアクセス方法及びそのアクセス方法を使用したグラフィックｒａｍ - Google Patents
Ｒａｍアレイのアクセス方法及びそのアクセス方法を使用したグラフィックｒａｍInfo
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- JPH07220468A JPH07220468A JP7011031A JP1103195A JPH07220468A JP H07220468 A JPH07220468 A JP H07220468A JP 7011031 A JP7011031 A JP 7011031A JP 1103195 A JP1103195 A JP 1103195A JP H07220468 A JPH07220468 A JP H07220468A
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- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 データレジスタなしでビデオＲＡＭと同等の
デュアルポートアクセスを行え、よりコンパクト、低価
格化が可能なＲＡＭアレイのアクセス方法と、その機能
を備えたグラフィックＲＡＭを提供する。 【構成】 行アドレス指定で１行単位のデータをビット
線に読出せるＲＡＭアレイ２０Ａ、Ｂに対し、開始アド
レスを示す列アドレス信号をシリアルカウンタに入力し
てカウントしシリアルクロックに同期して順次に増加さ
せつつ提供することでシリアル読出を行う。このアクセ
ス方法を用いるグラフィックＲＡＭは、ＲＡＭアレイ２
０Ａ、Ｂと、入力アドレス信号をデコーディングしてラ
ンダムアクセス用のアドレス信号ＲＣＳＬを提供するラ
ンダム列デコーダ２２と、シリアルカウンタによるアド
レス信号をデコーディングしてアドレス信号ＳＣＳＬを
提供するシリアル列デコーダ２４と、ブロック選択アド
レス信号ＲＡ８及び信号ＲＣＳＬの制御で読出データを
出力する第１データ経路と、信号ＲＡ８及び信号ＳＣＳ
Ｌの制御で読出データを出力する第２データ経路と、を
備える。
デュアルポートアクセスを行え、よりコンパクト、低価
格化が可能なＲＡＭアレイのアクセス方法と、その機能
を備えたグラフィックＲＡＭを提供する。 【構成】 行アドレス指定で１行単位のデータをビット
線に読出せるＲＡＭアレイ２０Ａ、Ｂに対し、開始アド
レスを示す列アドレス信号をシリアルカウンタに入力し
てカウントしシリアルクロックに同期して順次に増加さ
せつつ提供することでシリアル読出を行う。このアクセ
ス方法を用いるグラフィックＲＡＭは、ＲＡＭアレイ２
０Ａ、Ｂと、入力アドレス信号をデコーディングしてラ
ンダムアクセス用のアドレス信号ＲＣＳＬを提供するラ
ンダム列デコーダ２２と、シリアルカウンタによるアド
レス信号をデコーディングしてアドレス信号ＳＣＳＬを
提供するシリアル列デコーダ２４と、ブロック選択アド
レス信号ＲＡ８及び信号ＲＣＳＬの制御で読出データを
出力する第１データ経路と、信号ＲＡ８及び信号ＳＣＳ
Ｌの制御で読出データを出力する第２データ経路と、を
備える。
Description
【０００１】
【産業上の利用分野】本発明は、ランダムアクセス形の
メモリセルアレイに対するアクセス方法と、そのアクセ
ス方法を利用した、グラフィックシステム（graphic sy
stem）に使用されるグラフィックＲＡＭ（graphic ＲＡ
Ｍ）に関する。すなわち、デュアルポートメモリ形のビ
デオＲＡＭと同様にグラフィックディスプレイ用に使用
可能なグラフィックＲＡＭに関するものである。
メモリセルアレイに対するアクセス方法と、そのアクセ
ス方法を利用した、グラフィックシステム（graphic sy
stem）に使用されるグラフィックＲＡＭ（graphic ＲＡ
Ｍ）に関する。すなわち、デュアルポートメモリ形のビ
デオＲＡＭと同様にグラフィックディスプレイ用に使用
可能なグラフィックＲＡＭに関するものである。
【０００２】
【従来の技術】よく知られているように、グラフィック
ディスプレイ用として現在使用されているビデオＲＡＭ
はデュアルポート形のメモリである。ビデオＲＡＭは、
通常のＤＲＡＭ機能に加えてデータの高速伝送が可能な
データレジスタ（又はシリアルアクセスメモリ：ＳＡ
Ｍ）の機能を備え、非周期的に使用できるようにしたデ
ュアルポートメモリである。すなわちビデオＲＡＭで
は、ランダムポートがシステムとの間で読出／書込のア
クセス動作を遂行している間に、シリアルポートでラン
ダムポートの動作に関係なく陰極線管（ＣＲＴ）にシリ
アルデータを伝送することができるようになっている。
このビデオＲＡＭの動作については、１９８５年２月５
日付米国特許第４，４９８，１５５号“SEMICONDUCTOR
INTEGRA TED CIRCUIT MEMORYDEVICE WITH BOTH SERIAL
AND RANDOM ACCESS ARRAYS”等に詳しく開示されてい
る。このようなビデオＲＡＭは、ダイナミックポートを
ＣＰＵと接続し、アクセス速度の速いシリアルポートを
ＣＲＴやビデオカメラ等の外部システムと接続して用い
ることができる等、システム応用力に優れているため、
その応用範囲が急速に拡大している現状にある。
ディスプレイ用として現在使用されているビデオＲＡＭ
はデュアルポート形のメモリである。ビデオＲＡＭは、
通常のＤＲＡＭ機能に加えてデータの高速伝送が可能な
データレジスタ（又はシリアルアクセスメモリ：ＳＡ
Ｍ）の機能を備え、非周期的に使用できるようにしたデ
ュアルポートメモリである。すなわちビデオＲＡＭで
は、ランダムポートがシステムとの間で読出／書込のア
クセス動作を遂行している間に、シリアルポートでラン
ダムポートの動作に関係なく陰極線管（ＣＲＴ）にシリ
アルデータを伝送することができるようになっている。
このビデオＲＡＭの動作については、１９８５年２月５
日付米国特許第４，４９８，１５５号“SEMICONDUCTOR
INTEGRA TED CIRCUIT MEMORYDEVICE WITH BOTH SERIAL
AND RANDOM ACCESS ARRAYS”等に詳しく開示されてい
る。このようなビデオＲＡＭは、ダイナミックポートを
ＣＰＵと接続し、アクセス速度の速いシリアルポートを
ＣＲＴやビデオカメラ等の外部システムと接続して用い
ることができる等、システム応用力に優れているため、
その応用範囲が急速に拡大している現状にある。
【０００３】現在一般的なビデオＲＡＭの内部構造、特
にメモリセルアレイ（ＲＡＭアレイ）及びデータレジス
タと、これらに対する入出力経路に相当する構成につい
て、図８に簡単にブロック図で示す。
にメモリセルアレイ（ＲＡＭアレイ）及びデータレジス
タと、これらに対する入出力経路に相当する構成につい
て、図８に簡単にブロック図で示す。
【０００４】同図に示す構成は、例えばローアドレス信
号ＲＡ８、ＲＡバー８（これはブロック選択アドレスに
なる）によりＲＡＭアレイ（セルアレイと呼ばれるが説
明の便宜上ＲＡＭアレイとする）２Ａ、２Ｂを選択的に
アクセスするようにしたものである。そして、このよう
な通常のＤＲＡＭのメモリセルアレイと同様のＲＡＭア
レイ２Ａ、２Ｂに加えてデータレジスタ４が備えられて
いる。このＲＡＭアレイ２Ａ、２Ｂの間に設けられたデ
ータレジスタ４は、データ転送エネーブル信号ＤＴＰ
８、ＤＴＰバー８によりスイッチ制御される転送ゲート
８を介して各ＲＡＭアレイ２Ａ、２Ｂに接続される。デ
ータレジスタ４は、ＲＡＭアレイ２Ａ（又は２Ｂ）の１
行分の容量をもっている。
号ＲＡ８、ＲＡバー８（これはブロック選択アドレスに
なる）によりＲＡＭアレイ（セルアレイと呼ばれるが説
明の便宜上ＲＡＭアレイとする）２Ａ、２Ｂを選択的に
アクセスするようにしたものである。そして、このよう
な通常のＤＲＡＭのメモリセルアレイと同様のＲＡＭア
レイ２Ａ、２Ｂに加えてデータレジスタ４が備えられて
いる。このＲＡＭアレイ２Ａ、２Ｂの間に設けられたデ
ータレジスタ４は、データ転送エネーブル信号ＤＴＰ
８、ＤＴＰバー８によりスイッチ制御される転送ゲート
８を介して各ＲＡＭアレイ２Ａ、２Ｂに接続される。デ
ータレジスタ４は、ＲＡＭアレイ２Ａ（又は２Ｂ）の１
行分の容量をもっている。
【０００５】この場合のＲＡＭアレイ２Ａ、２Ｂからデ
ータレジスタ４へのデータ転送技術に関しては、日本電
気株式会社のビデオＲＡＭ製品であるｕＰＤ４８２４４
５に採用されているようなフルＳＡＭ式と、米国ＴＩの
ビデオＲＡＭ製品であるＴＭＳ５５１６０に採用されて
いるようなハーフＳＡＭ式があることはよく知られてい
る。
ータレジスタ４へのデータ転送技術に関しては、日本電
気株式会社のビデオＲＡＭ製品であるｕＰＤ４８２４４
５に採用されているようなフルＳＡＭ式と、米国ＴＩの
ビデオＲＡＭ製品であるＴＭＳ５５１６０に採用されて
いるようなハーフＳＡＭ式があることはよく知られてい
る。
【０００６】このようなビデオＲＡＭにおいて、ＲＡＭ
アレイ２Ａ、２Ｂの記憶データをアクセスする際には、
ランダムカラム選択線ＲＣＳＬ０、…、ＲＣＳＬｎ（ｎ
＝１、２、３、…）により制御されるカラムゲート６を
介して接続されたランダムデータ入出力線ＲＩＯを通じ
て行うことになる。そして、ランダムデータ入出力線Ｒ
ＩＯに読出されたデータは、ランダムマルチプレクサ
（ＲＭＵＸ）１２Ａ、１２Ｂによりマルチプレキシング
され、さらにランダムデータ入出力線センスアンプ（Ｒ
ＩＯ Ｓ／Ａ）１４Ａ、１４Ｂを介して電圧増幅された
後、ランダムメインデータ入出力線ＲＭＩＯへ送られ
る。ランダムメインデータ入出力線ＲＭＩＯに送られた
データは、データ出力バッファ（図示略）、出力ピン
（外部接続端子）を通じてＣＰＵ等の外部システムへ出
力される。
アレイ２Ａ、２Ｂの記憶データをアクセスする際には、
ランダムカラム選択線ＲＣＳＬ０、…、ＲＣＳＬｎ（ｎ
＝１、２、３、…）により制御されるカラムゲート６を
介して接続されたランダムデータ入出力線ＲＩＯを通じ
て行うことになる。そして、ランダムデータ入出力線Ｒ
ＩＯに読出されたデータは、ランダムマルチプレクサ
（ＲＭＵＸ）１２Ａ、１２Ｂによりマルチプレキシング
され、さらにランダムデータ入出力線センスアンプ（Ｒ
ＩＯ Ｓ／Ａ）１４Ａ、１４Ｂを介して電圧増幅された
後、ランダムメインデータ入出力線ＲＭＩＯへ送られ
る。ランダムメインデータ入出力線ＲＭＩＯに送られた
データは、データ出力バッファ（図示略）、出力ピン
（外部接続端子）を通じてＣＰＵ等の外部システムへ出
力される。
【０００７】一方、転送されてデータレジスタ４から読
出されるシリアルデータは、シリアルカラム選択線ＳＣ
ＳＬによりスイッチ制御されるシリアルカラムゲート１
０を介してシリアルデータ入出力線ＳＩＯへ伝送され
る。そして、シリアルデータ入出力線ＳＩＯに送られた
データは、シリアルマルチプレクサ（ＳＭＵＸ）１６に
よりマルチプレキシングされ、さらにシリアルデータ入
出力線センスアンプ（ＳＩＯ Ｓ／Ａ）１８を介して電
圧増幅された後、シリアルメインデータ入出力線ＳＭＩ
Ｏへ送られる。シリアルメインデータ入出力線ＳＭＩＯ
に送られたデータは、シリアルクロックに同期させてＣ
ＲＴ等のディスプレイ装置（図示略）へ出力される。
出されるシリアルデータは、シリアルカラム選択線ＳＣ
ＳＬによりスイッチ制御されるシリアルカラムゲート１
０を介してシリアルデータ入出力線ＳＩＯへ伝送され
る。そして、シリアルデータ入出力線ＳＩＯに送られた
データは、シリアルマルチプレクサ（ＳＭＵＸ）１６に
よりマルチプレキシングされ、さらにシリアルデータ入
出力線センスアンプ（ＳＩＯ Ｓ／Ａ）１８を介して電
圧増幅された後、シリアルメインデータ入出力線ＳＭＩ
Ｏへ送られる。シリアルメインデータ入出力線ＳＭＩＯ
に送られたデータは、シリアルクロックに同期させてＣ
ＲＴ等のディスプレイ装置（図示略）へ出力される。
【０００８】ところで、以上のようなビデオＲＡＭは、
通常のＤＲＡＭに比べてデータレジスタ４や転送ゲート
８等が追加されることで、ＤＲＡＭ等のメモリよりチッ
プサイズが大きくなることを免れない。また特に、デー
タレジスタ４はセルコア領域という高度な工程技術の要
求される領域に設ける必要があり、したがって、その分
必然的にコストアップを招くことになっている。実際
に、ビデオＲＡＭのチップ価格は現在のＤＲＡＭにくら
べかなり高くなっている。尚、セルコア領域とは、メモ
リセル専用の形成領域、あるいはメモリセル及びビット
線センスアンプ専用の形成領域のことで、超高集積化の
ために極微細なサイズのトランジスタ等の形成が要求さ
れ、高度の工程技術を必要とする領域である。
通常のＤＲＡＭに比べてデータレジスタ４や転送ゲート
８等が追加されることで、ＤＲＡＭ等のメモリよりチッ
プサイズが大きくなることを免れない。また特に、デー
タレジスタ４はセルコア領域という高度な工程技術の要
求される領域に設ける必要があり、したがって、その分
必然的にコストアップを招くことになっている。実際
に、ビデオＲＡＭのチップ価格は現在のＤＲＡＭにくら
べかなり高くなっている。尚、セルコア領域とは、メモ
リセル専用の形成領域、あるいはメモリセル及びビット
線センスアンプ専用の形成領域のことで、超高集積化の
ために極微細なサイズのトランジスタ等の形成が要求さ
れ、高度の工程技術を必要とする領域である。
【０００９】
【発明が解決しようとする課題】このような従来技術に
着目して本発明では、ビデオＲＡＭと同等のデュアルポ
ートアクセスを可能としながらもデータレジスタを廃止
することができ、よりコンパクト化、低価格化を実現で
きるようなＲＡＭアレイに対するアクセス方法を提供
し、そして、そのような機能を備えることでビデオＲＡ
Ｍとの互換性を有したよりコンパクト、低価格のグラフ
ィックＲＡＭを提供することを目的とするものである。
着目して本発明では、ビデオＲＡＭと同等のデュアルポ
ートアクセスを可能としながらもデータレジスタを廃止
することができ、よりコンパクト化、低価格化を実現で
きるようなＲＡＭアレイに対するアクセス方法を提供
し、そして、そのような機能を備えることでビデオＲＡ
Ｍとの互換性を有したよりコンパクト、低価格のグラフ
ィックＲＡＭを提供することを目的とするものである。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため本発明によるアクセス方法は、ローアドレスの指
定により行単位のメモリセルデータを対応するビット線
に一度に読出すことが可能となったＲＡＭアレイに対
し、開始アドレスを示すカラムアドレス信号をシリアル
カウンタに入力してカウントし、シリアルクロックに同
期して順次に増加させつつ提供してカラムアドレスを指
定していくことで、シリアル読出を行えるようにするこ
とを特徴としている。
るため本発明によるアクセス方法は、ローアドレスの指
定により行単位のメモリセルデータを対応するビット線
に一度に読出すことが可能となったＲＡＭアレイに対
し、開始アドレスを示すカラムアドレス信号をシリアル
カウンタに入力してカウントし、シリアルクロックに同
期して順次に増加させつつ提供してカラムアドレスを指
定していくことで、シリアル読出を行えるようにするこ
とを特徴としている。
【００１１】そして、このようなアクセス方法を用いて
ランダムアクセス及びシリアルアクセスを可能とする、
すなわちデュアルポート形の動作を可能としたグラフィ
ックＲＡＭとして、少なくとも２つのＲＡＭアレイと、
入力されるカラムアドレス信号をデコーディングしてラ
ンダムアクセス用のカラムアドレスを提供するランダム
カラムデコーダと、シリアルカウンタによるアドレス信
号をデコーディングしてカラムアドレスを提供するシリ
アルカラムデコーダと、ＲＡＭアレイ選択用に発生され
るブロック選択アドレス信号及びランダムカラムデコー
ダからのアドレス信号により制御されてＲＡＭアレイの
ビット線に読出されたデータを出力する第１データ経路
と、ブロック選択アドレス信号及びシリアルカラムデコ
ーダからのアドレス信号により制御されてＲＡＭアレイ
のビット線に読出されたデータを出力する第２データ経
路と、を少なくとも備えてなるグラフィックＲＡＭを提
供する。
ランダムアクセス及びシリアルアクセスを可能とする、
すなわちデュアルポート形の動作を可能としたグラフィ
ックＲＡＭとして、少なくとも２つのＲＡＭアレイと、
入力されるカラムアドレス信号をデコーディングしてラ
ンダムアクセス用のカラムアドレスを提供するランダム
カラムデコーダと、シリアルカウンタによるアドレス信
号をデコーディングしてカラムアドレスを提供するシリ
アルカラムデコーダと、ＲＡＭアレイ選択用に発生され
るブロック選択アドレス信号及びランダムカラムデコー
ダからのアドレス信号により制御されてＲＡＭアレイの
ビット線に読出されたデータを出力する第１データ経路
と、ブロック選択アドレス信号及びシリアルカラムデコ
ーダからのアドレス信号により制御されてＲＡＭアレイ
のビット線に読出されたデータを出力する第２データ経
路と、を少なくとも備えてなるグラフィックＲＡＭを提
供する。
【００１２】あるいは、少なくとも２つのＲＡＭアレイ
と、入力されるカラムアドレス信号をデコーディングし
てランダムアクセス用のカラムアドレスを提供するラン
ダムカラムデコーダと、シリアルカウンタによるアドレ
ス信号をデコーディングしてカラムアドレスを提供する
シリアルカラムデコーダと、ＲＡＭアレイ選択用にロー
アドレス信号を基に発生されるブロック選択アドレス信
号に応じてＲＡＭアレイのビット線に読出されたデータ
の伝送を制御するブロックカラムゲートと、ランダムカ
ラムデコーダによるアドレス信号で制御されてブロック
カラムゲートを通じデータを出力するランダムカラムゲ
ートと、シリアルカラムデコーダによるアドレス信号で
制御されてブロックカラムゲートを通じデータを出力す
るシリアルカラムゲートと、を少なくとも備えてなるグ
ラフィックＲＡＭを提供する。
と、入力されるカラムアドレス信号をデコーディングし
てランダムアクセス用のカラムアドレスを提供するラン
ダムカラムデコーダと、シリアルカウンタによるアドレ
ス信号をデコーディングしてカラムアドレスを提供する
シリアルカラムデコーダと、ＲＡＭアレイ選択用にロー
アドレス信号を基に発生されるブロック選択アドレス信
号に応じてＲＡＭアレイのビット線に読出されたデータ
の伝送を制御するブロックカラムゲートと、ランダムカ
ラムデコーダによるアドレス信号で制御されてブロック
カラムゲートを通じデータを出力するランダムカラムゲ
ートと、シリアルカラムデコーダによるアドレス信号で
制御されてブロックカラムゲートを通じデータを出力す
るシリアルカラムゲートと、を少なくとも備えてなるグ
ラフィックＲＡＭを提供する。
【００１３】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図中の同じ部分には可能
な限り共通の符号を付して説明する。
参照して詳細に説明する。尚、図中の同じ部分には可能
な限り共通の符号を付して説明する。
【００１４】ここで使用されている『グラフィックＲＡ
Ｍ』とは、ＤＲＡＭのようにランダムアクセス可能で、
且つ、システムの制御に応答してＣＲＴ等を用いたグラ
フィックディスプレイへグラフィックデータをシリアル
出力することが可能とされたデュアルポート形のメモリ
を意味し、少なくともビデオＲＡＭと同等の機能を有す
るメモリである。
Ｍ』とは、ＤＲＡＭのようにランダムアクセス可能で、
且つ、システムの制御に応答してＣＲＴ等を用いたグラ
フィックディスプレイへグラフィックデータをシリアル
出力することが可能とされたデュアルポート形のメモリ
を意味し、少なくともビデオＲＡＭと同等の機能を有す
るメモリである。
【００１５】図１に、本発明によるグラフィックＲＡＭ
の内部構成について代表部分を簡単に示している。すな
わち、ロー（row ）方向にワード線、カラム（column）
方向にビット線を配し、その各交点に多数のメモリセル
を形成したＲＡＭアレイのみでランダムアクセスとシリ
アルアクセスの両方を可能とする構成を示している。同
図によれば、例えばＲＡＭアレイ２０Ａ、ＲＡＭアレイ
２０Ｂを選択するブロック選択アドレスにはローアドレ
ス信号ＲＡ８、ＲＡバー８が用いられているが、ＲＡＭ
アレイの容量やアドレス信号数等は図示に限られるもの
ではなく、使用目的や集積技術に応じて増減する。例え
ば現在一般的なメモリ技術では、セルコア領域に形成さ
れるメモリセルアレイは多数のサブブロック（sub blo
ck）に分割形成され、そして各サブブロックをローアド
レス信号の最上位ビットＭＳＢ（most significant bi
t）によりブロック選択するが、当然このような構成が
可能である。すなわち図１には、２個のサブブロックで
あるＲＡＭアレイ２０Ａ、２０Ｂをローアドレス信号Ｒ
Ａ８、ＲＡバー８により選択する例を示している。
の内部構成について代表部分を簡単に示している。すな
わち、ロー（row ）方向にワード線、カラム（column）
方向にビット線を配し、その各交点に多数のメモリセル
を形成したＲＡＭアレイのみでランダムアクセスとシリ
アルアクセスの両方を可能とする構成を示している。同
図によれば、例えばＲＡＭアレイ２０Ａ、ＲＡＭアレイ
２０Ｂを選択するブロック選択アドレスにはローアドレ
ス信号ＲＡ８、ＲＡバー８が用いられているが、ＲＡＭ
アレイの容量やアドレス信号数等は図示に限られるもの
ではなく、使用目的や集積技術に応じて増減する。例え
ば現在一般的なメモリ技術では、セルコア領域に形成さ
れるメモリセルアレイは多数のサブブロック（sub blo
ck）に分割形成され、そして各サブブロックをローアド
レス信号の最上位ビットＭＳＢ（most significant bi
t）によりブロック選択するが、当然このような構成が
可能である。すなわち図１には、２個のサブブロックで
あるＲＡＭアレイ２０Ａ、２０Ｂをローアドレス信号Ｒ
Ａ８、ＲＡバー８により選択する例を示している。
【００１６】図１から分かるようにグラフィックＲＡＭ
は、ＲＡＭアレイ２０Ａ、２０Ｂと、ＲＡＭアレイ２０
Ａ用の共通データ入出力線ＩＯ１と、ＲＡＭアレイ２０
Ｂ用の共通データ入出力線ＩＯ２と、共通データ入出力
線ＩＯ１に対するランダムマルチプレクサ２８Ａと、共
通データ入出力線ＩＯ１に対するシリアルマルチプレク
サ２６Ａと、共通データ入出力線ＩＯ２に対するランダ
ムマルチプレクサ２８Ｂと、共通データ入出力線ＩＯ２
に対するシリアルマルチプレクサ２６Ｂと、を備え、そ
して、ＲＡＭアレイ２０Ａに対しランダムアクセスを行
っている際にＲＡＭアレイ２０Ｂに対しシリアルアクセ
スを行う、あるいは、ＲＡＭアレイ２０Ｂに対しランダ
ムアクセスを行っている際にＲＡＭアレイ２０Ａに対し
シリアルアクセスを行うことが可能とされている。すな
わち、このグラフィックＲＡＭにおけるデュアルポート
アクセスは簡単にいうと、シリアルカラムデコーダ２４
によりローアドレス信号ＲＡバー８対応のＲＡＭアレイ
２０Ａに対しシリアルアクセスを行っている間はこのＲ
ＡＭアレイ２０Ａに対するランダムアクセスは行われ
ず、カラムアドレス信号ＣＡのデコーディングを行うラ
ンダムカラムデコーダ２２によりローアドレス信号ＲＡ
８対応のＲＡＭアレイ２０Ｂに対するランダムアクセス
が行われる。また、この反対の場合も同様である。尚、
各デコーダはＲＡＭアレイ２０Ａ、２０Ｂに共通使用さ
れる。
は、ＲＡＭアレイ２０Ａ、２０Ｂと、ＲＡＭアレイ２０
Ａ用の共通データ入出力線ＩＯ１と、ＲＡＭアレイ２０
Ｂ用の共通データ入出力線ＩＯ２と、共通データ入出力
線ＩＯ１に対するランダムマルチプレクサ２８Ａと、共
通データ入出力線ＩＯ１に対するシリアルマルチプレク
サ２６Ａと、共通データ入出力線ＩＯ２に対するランダ
ムマルチプレクサ２８Ｂと、共通データ入出力線ＩＯ２
に対するシリアルマルチプレクサ２６Ｂと、を備え、そ
して、ＲＡＭアレイ２０Ａに対しランダムアクセスを行
っている際にＲＡＭアレイ２０Ｂに対しシリアルアクセ
スを行う、あるいは、ＲＡＭアレイ２０Ｂに対しランダ
ムアクセスを行っている際にＲＡＭアレイ２０Ａに対し
シリアルアクセスを行うことが可能とされている。すな
わち、このグラフィックＲＡＭにおけるデュアルポート
アクセスは簡単にいうと、シリアルカラムデコーダ２４
によりローアドレス信号ＲＡバー８対応のＲＡＭアレイ
２０Ａに対しシリアルアクセスを行っている間はこのＲ
ＡＭアレイ２０Ａに対するランダムアクセスは行われ
ず、カラムアドレス信号ＣＡのデコーディングを行うラ
ンダムカラムデコーダ２２によりローアドレス信号ＲＡ
８対応のＲＡＭアレイ２０Ｂに対するランダムアクセス
が行われる。また、この反対の場合も同様である。尚、
各デコーダはＲＡＭアレイ２０Ａ、２０Ｂに共通使用さ
れる。
【００１７】したがって、ビデオＲＡＭと違ってデータ
レジスタや転送ゲートを必要としない構成を有し、本実
施例では、メモリコア領域に、ランダムアクセス用とシ
リアルアクセス用のカラムゲートと共通データ入出力線
を形成するだけですむ。この構成でデュアルポート形の
メモリとして動作することができるので、レイアウト面
積を減少させ、コンパクト化、及びコストパフォーマン
スを高めて低価格化を実現できる。
レジスタや転送ゲートを必要としない構成を有し、本実
施例では、メモリコア領域に、ランダムアクセス用とシ
リアルアクセス用のカラムゲートと共通データ入出力線
を形成するだけですむ。この構成でデュアルポート形の
メモリとして動作することができるので、レイアウト面
積を減少させ、コンパクト化、及びコストパフォーマン
スを高めて低価格化を実現できる。
【００１８】図２に、ランダムアクセス用とシリアルア
クセス用のカラム系データ伝送経路の回路例を示す。
尚、このような回路はメモリ容量に応じて多数形成され
る。ＲＡＭアレイ２０Ａ、２０Ｂにはロー選択のワード
線とカラム選択を行ってメモリセルデータを伝送するビ
ット線とが形成されている（図示略）。そして、ビット
線を通じてＲＡＭアレイ２０Ａ、２０Ｂから読出される
データはビット線センスアンプ３４で電圧増幅される。
増幅後のデータは、ローアドレス信号ＲＡバー８、ＲＡ
８で制御されるトランジスタ３６Ａ、３６Ｂ（ブロック
カラムゲート）及びランダムカラム選択線ＲＣＳＬによ
り制御されるトランジスタ３８Ａ、３８Ｂ（ランダムカ
ラムゲート）から構成されランダムアクセス時に導通と
なる第１データ経路、又は、ローアドレスＲＡバー８、
ＲＡ８で制御されるトランジスタ４０Ａ、４０Ｂ（ブロ
ックカラムゲート）及びシリアルカラム選択線ＳＣＳＬ
により制御されるトランジスタ４２Ａ、４２Ｂ（シリア
ルカラムゲート）から構成されシリアルアクセス時に導
通となる第２データ経路を通して共通データ入出力線Ｉ
Ｏ１、ＩＯ２に送られる。そして、共通データ入出力線
ＩＯ１、ＩＯ２に送られたデータは、ランダムマルチプ
レクサ２８Ａ、２８Ｂ、又は、シリアルマルチプレクサ
２６Ａ、２６Ｂへ入力される。この場合、トランジスタ
３８Ａ、３８Ｂを制御するランダムカラム選択線ＲＣＳ
Ｌは、例えば図中上からＲＣＳＬ０、ＲＣＳＬ１、……
の順にそれぞれ対応接続される。また、トランジスタ４
２Ａ、４２Ｂを制御するシリアルカラム選択線ＳＣＳＬ
も、例えば図中上からＳＣＳＬ０、ＳＣＳＬ１、……の
順にそれぞれ対応接続される。
クセス用のカラム系データ伝送経路の回路例を示す。
尚、このような回路はメモリ容量に応じて多数形成され
る。ＲＡＭアレイ２０Ａ、２０Ｂにはロー選択のワード
線とカラム選択を行ってメモリセルデータを伝送するビ
ット線とが形成されている（図示略）。そして、ビット
線を通じてＲＡＭアレイ２０Ａ、２０Ｂから読出される
データはビット線センスアンプ３４で電圧増幅される。
増幅後のデータは、ローアドレス信号ＲＡバー８、ＲＡ
８で制御されるトランジスタ３６Ａ、３６Ｂ（ブロック
カラムゲート）及びランダムカラム選択線ＲＣＳＬによ
り制御されるトランジスタ３８Ａ、３８Ｂ（ランダムカ
ラムゲート）から構成されランダムアクセス時に導通と
なる第１データ経路、又は、ローアドレスＲＡバー８、
ＲＡ８で制御されるトランジスタ４０Ａ、４０Ｂ（ブロ
ックカラムゲート）及びシリアルカラム選択線ＳＣＳＬ
により制御されるトランジスタ４２Ａ、４２Ｂ（シリア
ルカラムゲート）から構成されシリアルアクセス時に導
通となる第２データ経路を通して共通データ入出力線Ｉ
Ｏ１、ＩＯ２に送られる。そして、共通データ入出力線
ＩＯ１、ＩＯ２に送られたデータは、ランダムマルチプ
レクサ２８Ａ、２８Ｂ、又は、シリアルマルチプレクサ
２６Ａ、２６Ｂへ入力される。この場合、トランジスタ
３８Ａ、３８Ｂを制御するランダムカラム選択線ＲＣＳ
Ｌは、例えば図中上からＲＣＳＬ０、ＲＣＳＬ１、……
の順にそれぞれ対応接続される。また、トランジスタ４
２Ａ、４２Ｂを制御するシリアルカラム選択線ＳＣＳＬ
も、例えば図中上からＳＣＳＬ０、ＳＣＳＬ１、……の
順にそれぞれ対応接続される。
【００１９】尚、図１及び図２には共通データ入出力線
ＩＯ１、ＩＯ２をランダムアクセスとシリアルアクセス
の両方で用いるようにした場合を示しているが、ランダ
ム用とシリアル用のデータ入出力線を別々に設け、ラン
ダムカラムゲート３８Ａ、３８Ｂとシリアルカラムゲー
ト４２Ａ、４２Ｂをそれぞれランダム用とシリアル用の
データ入出力線へ接続することもできる。集積性から考
えれば、図１及び図２に示す構成の方が有利である。
ＩＯ１、ＩＯ２をランダムアクセスとシリアルアクセス
の両方で用いるようにした場合を示しているが、ランダ
ム用とシリアル用のデータ入出力線を別々に設け、ラン
ダムカラムゲート３８Ａ、３８Ｂとシリアルカラムゲー
ト４２Ａ、４２Ｂをそれぞれランダム用とシリアル用の
データ入出力線へ接続することもできる。集積性から考
えれば、図１及び図２に示す構成の方が有利である。
【００２０】このグラフィックＲＡＭにおける特に読出
時のランダムアクセス過程は次のようになる。まずＲＡ
Ｍアレイ２０Ａ（２０Ｂ）のワード線選択によりロー指
定を行ってビット線へメモリセルデータを読出し、そし
てビット線センスアンプ３４で増幅する。さらにランダ
ムカラム選択線ＲＣＳＬでカラム指定し、第１データ経
路を介して共通データ入出力線ＩＯ１（ＩＯ２）へ増幅
したデータを伝送する。共通データ入出力線ＩＯ１（Ｉ
Ｏ２）に送られたデータはランダムマルチプレクサ２８
Ａ（２８Ｂ）でマルチプレキシングされてから、ランダ
ムデータ入出力線センスアンプ３０を介してランダムメ
インデータ入出力線ＲＭＩＯへ出力される。
時のランダムアクセス過程は次のようになる。まずＲＡ
Ｍアレイ２０Ａ（２０Ｂ）のワード線選択によりロー指
定を行ってビット線へメモリセルデータを読出し、そし
てビット線センスアンプ３４で増幅する。さらにランダ
ムカラム選択線ＲＣＳＬでカラム指定し、第１データ経
路を介して共通データ入出力線ＩＯ１（ＩＯ２）へ増幅
したデータを伝送する。共通データ入出力線ＩＯ１（Ｉ
Ｏ２）に送られたデータはランダムマルチプレクサ２８
Ａ（２８Ｂ）でマルチプレキシングされてから、ランダ
ムデータ入出力線センスアンプ３０を介してランダムメ
インデータ入出力線ＲＭＩＯへ出力される。
【００２１】一方、シリアルアクセス過程は次のように
なる。まずＲＡＭアレイ２０Ａ（２０Ｂ）のワード線選
択により１行分のロー指定を行って各ビット線へデータ
をそれぞれ読出し、ビット線センスアンプ３４で増幅す
る。そして、カラムアドレスの入力により内部シリアル
カウンタ（図示略、周辺回路領域に形成される）でカウ
ントを開始してシリアルクロックに同期させて順次アド
レス指定を行いつつ、第２データ経路を介して共通デー
タ入出力線ＩＯ１（ＩＯ２）へ増幅したデータを伝送し
ていく。共通データ入出力線ＩＯ１（ＩＯ２）に送られ
たデータはシリアルマルチプレクサ２６Ａ（２６Ｂ）で
マルチプレキシングされてから、シリアルデータ入出力
線センスアンプ３２を介してシリアルメインデータ入出
力線ＳＭＩＯへ出力される。
なる。まずＲＡＭアレイ２０Ａ（２０Ｂ）のワード線選
択により１行分のロー指定を行って各ビット線へデータ
をそれぞれ読出し、ビット線センスアンプ３４で増幅す
る。そして、カラムアドレスの入力により内部シリアル
カウンタ（図示略、周辺回路領域に形成される）でカウ
ントを開始してシリアルクロックに同期させて順次アド
レス指定を行いつつ、第２データ経路を介して共通デー
タ入出力線ＩＯ１（ＩＯ２）へ増幅したデータを伝送し
ていく。共通データ入出力線ＩＯ１（ＩＯ２）に送られ
たデータはシリアルマルチプレクサ２６Ａ（２６Ｂ）で
マルチプレキシングされてから、シリアルデータ入出力
線センスアンプ３２を介してシリアルメインデータ入出
力線ＳＭＩＯへ出力される。
【００２２】図３〜図５は、このグラフィックＲＡＭの
動作タイミングを示したタイミングチャートである。
動作タイミングを示したタイミングチャートである。
【００２３】図３は、シリアルアクセスに際してワード
線が選択され、ビデオＲＡＭにおける読出転送（ＲＴ：
read transfer）に相当する過程が遂行される段階を示
している。このときに、シリアルアクセスの開始アドレ
スを指定するカラムアドレス信号を入力し、これを内部
シリアルカウンタにローディングしてカウントし、シリ
アルクロックＳＣに同期して順次増加させて提供するこ
とによりシリアルアクセスが遂行される。
線が選択され、ビデオＲＡＭにおける読出転送（ＲＴ：
read transfer）に相当する過程が遂行される段階を示
している。このときに、シリアルアクセスの開始アドレ
スを指定するカラムアドレス信号を入力し、これを内部
シリアルカウンタにローディングしてカウントし、シリ
アルクロックＳＣに同期して順次増加させて提供するこ
とによりシリアルアクセスが遂行される。
【００２４】本実施例におけるシリアルアクセスはファ
ストページ（fast page）モードのサイクルと類似して
いるが、その差異点について説明する。図６ａに、一般
的なファストページモードでの信号バーＲＡＳ、バーＣ
ＡＳ、入力アドレス信号Ａｉのタイミングを示してい
る。すなわちファストページモードでは、バーＣＡＳサ
イクルごとに有効カラムアドレス信号をアドレスピンか
ら入力してこれに従いカラム指定して読出を行う。
ストページ（fast page）モードのサイクルと類似して
いるが、その差異点について説明する。図６ａに、一般
的なファストページモードでの信号バーＲＡＳ、バーＣ
ＡＳ、入力アドレス信号Ａｉのタイミングを示してい
る。すなわちファストページモードでは、バーＣＡＳサ
イクルごとに有効カラムアドレス信号をアドレスピンか
ら入力してこれに従いカラム指定して読出を行う。
【００２５】一方、この例のシリアルアクセスにおいて
は、図６ｂに示すように、バーＣＡＳサイクルで入力さ
れる入力アドレス信号Ａｉを開始アドレスとして内部シ
リアルカウンタにローディングしてカウントし、シリア
ルクロックＳＣに同期させてカウンタアドレス信号ＳＳ
ｉ（図１の場合ｉ＝０〜８）として発生することでアド
レス指定を行うようになっている。カウンタアドレス信
号ＳＳｉはシリアルカラムデコーダ２４によりデコーデ
ィングされる。
は、図６ｂに示すように、バーＣＡＳサイクルで入力さ
れる入力アドレス信号Ａｉを開始アドレスとして内部シ
リアルカウンタにローディングしてカウントし、シリア
ルクロックＳＣに同期させてカウンタアドレス信号ＳＳ
ｉ（図１の場合ｉ＝０〜８）として発生することでアド
レス指定を行うようになっている。カウンタアドレス信
号ＳＳｉはシリアルカラムデコーダ２４によりデコーデ
ィングされる。
【００２６】図３に続く図４では、ＲＡＭアレイ２０Ａ
に対しシリアル読出を実行すると共に、ＲＡＭアレイ２
０Ｂに対しランダムアクセスを行う段階を示している。
すなわち、ＲＡＭアレイ２０Ａでは、シリアルクロック
ＳＣに同期して提供されるカラムアドレスに従ってシリ
アル読出が行われ、シリアルデータＳＤＯＵＴが出力さ
れる。このとき、ＲＡＭアレイ２０Ｂでは、提供される
ローアドレス信号ＲＡ、カラムアドレス信号ＣＡに従っ
てランダムアクセスが行われ、ランダムデータＲＤＯＵ
Ｔの読出しや、ランダムデータＲＤＩＮの書込みが実行
される。
に対しシリアル読出を実行すると共に、ＲＡＭアレイ２
０Ｂに対しランダムアクセスを行う段階を示している。
すなわち、ＲＡＭアレイ２０Ａでは、シリアルクロック
ＳＣに同期して提供されるカラムアドレスに従ってシリ
アル読出が行われ、シリアルデータＳＤＯＵＴが出力さ
れる。このとき、ＲＡＭアレイ２０Ｂでは、提供される
ローアドレス信号ＲＡ、カラムアドレス信号ＣＡに従っ
てランダムアクセスが行われ、ランダムデータＲＤＯＵ
Ｔの読出しや、ランダムデータＲＤＩＮの書込みが実行
される。
【００２７】図４に続く図５はビデオＲＡＭにおけるス
プリット（split ）読出転送に相当する期間で、この例
のグラフィックＲＡＭでは、一方のＲＡＭアレイにシリ
アルアクセスを行っている間に終わりに近づくと、他方
のＲＡＭアレイのワード線選択を行うようにしている。
すなわち、ＲＡＭアレイ２０Ａに対するシリアルアクセ
スが終了する手前で、ＲＡＭアレイ２０Ｂについてのロ
ーアドレスを入力してワード線選択を行い、そしてシリ
アルアクセスのためのカラムアドレスを入力する。した
がって、ＲＡＭアレイ２０Ａのシリアルアクセス終了に
伴ってローアドレス信号ＲＡ８を提供すれば、続けてＲ
ＡＭアレイ２０Ｂのシリアル読出を行うことができる。
プリット（split ）読出転送に相当する期間で、この例
のグラフィックＲＡＭでは、一方のＲＡＭアレイにシリ
アルアクセスを行っている間に終わりに近づくと、他方
のＲＡＭアレイのワード線選択を行うようにしている。
すなわち、ＲＡＭアレイ２０Ａに対するシリアルアクセ
スが終了する手前で、ＲＡＭアレイ２０Ｂについてのロ
ーアドレスを入力してワード線選択を行い、そしてシリ
アルアクセスのためのカラムアドレスを入力する。した
がって、ＲＡＭアレイ２０Ａのシリアルアクセス終了に
伴ってローアドレス信号ＲＡ８を提供すれば、続けてＲ
ＡＭアレイ２０Ｂのシリアル読出を行うことができる。
【００２８】尚、図７に図３〜図５の関係を示してお
く。また、ＲＡ８＝１→φＲＡ８＝１，φＲＡバー８＝
０、ＲＡ８＝０→φＲＡ８＝０，φＲＡバー８＝１。
く。また、ＲＡ８＝１→φＲＡ８＝１，φＲＡバー８＝
０、ＲＡ８＝０→φＲＡ８＝０，φＲＡバー８＝１。
【００２９】
【発明の効果】以上述べてきたように本発明によるＲＡ
Ｍアレイのアクセス方法を用いれば、シリアルアクセス
用にデータレジスタを備える必要をなくすことができ
る。したがって、この方法を採用してＲＡＭアレイだけ
で構成したグラフィックＲＡＭでは、ビデオＲＡＭとの
互換性を有するデュアルポート形でありながら、よりコ
ンパクト化を図ることができ、そしてより低価格を実現
できるようになる。
Ｍアレイのアクセス方法を用いれば、シリアルアクセス
用にデータレジスタを備える必要をなくすことができ
る。したがって、この方法を採用してＲＡＭアレイだけ
で構成したグラフィックＲＡＭでは、ビデオＲＡＭとの
互換性を有するデュアルポート形でありながら、よりコ
ンパクト化を図ることができ、そしてより低価格を実現
できるようになる。
【図１】本発明によるグラフィックＲＡＭの内部構成を
示すブロック図。
示すブロック図。
【図２】図１のグラフィックＲＡＭのカラム系データ伝
送経路を示す回路図。
送経路を示す回路図。
【図３】図１のグラフィックＲＡＭの動作タイミング
図。
図。
【図４】図３に続く動作タイミング図。
【図５】図４に続く動作タイミング図。
【図６】ファストページモードの一般的な信号タイミン
グと本発明によるシリアルアクセスの信号タイミングと
を示すタイミング図。
グと本発明によるシリアルアクセスの信号タイミングと
を示すタイミング図。
【図７】図３〜図５の関係を示した説明図。
【図８】一般的なビデオＲＡＭの内部構成を示すブロッ
ク図。
ク図。
２０Ａ、Ｂ ＲＡＭアレイ ２２ ランダムカラムデコーダ ２４ シリアルカラムデコーダ ２６Ａ、Ｂ シリアルマルチプレクサ ２８Ａ、Ｂ ランダムマルチプレクサ ３０ ランダムデータ入出力線センスアンプ ３２ シリアルデータ入出力線センスアンプ ３４ ビット線センスアンプ ３６Ａ、Ｂ ブロックカラムゲート ３８Ａ、Ｂ ランダムカラムゲート ４０Ａ、Ｂ ブロックカラムゲート ４２Ａ、Ｂ シリアルカラムゲート ＩＯ１、ＩＯ２ 共通データ入出力線
Claims (5)
- 【請求項１】 ローアドレスの指定により行単位のメモ
リセルデータを対応するビット線に一度に読出すことが
可能となったＲＡＭアレイに対するアクセス方法であっ
て、 開始アドレスを示すカラムアドレス信号をシリアルカウ
ンタに入力してカウントし、シリアルクロックに同期し
て順次に増加させつつ提供してカラムアドレスを指定し
ていくことで、シリアル読出を行えるようにしたことを
特徴とするアクセス方法。 - 【請求項２】 請求項１記載のアクセス方法を採用して
ランダムアクセス及びシリアルアクセスを可能としたグ
ラフィックＲＡＭであって、 少なくとも２つのＲＡＭアレイと、入力されるカラムア
ドレス信号をデコーディングしてランダムアクセス用の
カラムアドレスを提供するランダムカラムデコーダと、
シリアルカウンタによるアドレス信号をデコーディング
してカラムアドレスを提供するシリアルカラムデコーダ
と、ＲＡＭアレイ選択用に発生されるブロック選択アド
レス信号及びランダムカラムデコーダからのアドレス信
号により制御されてＲＡＭアレイのビット線に読出され
たデータを出力する第１データ経路と、ブロック選択ア
ドレス信号及びシリアルカラムデコーダからのアドレス
信号により制御されてＲＡＭアレイのビット線に読出さ
れたデータを出力する第２データ経路と、を少なくとも
備えてなるグラフィックＲＡＭ。 - 【請求項３】 請求項１記載のアクセス方法を採用して
ランダムアクセス及びシリアルアクセスを可能としたグ
ラフィックＲＡＭであって、 少なくとも２つのＲＡＭアレイと、入力されるカラムア
ドレス信号をデコーディングしてランダムアクセス用の
カラムアドレスを提供するランダムカラムデコーダと、
シリアルカウンタによるアドレス信号をデコーディング
してカラムアドレスを提供するシリアルカラムデコーダ
と、ＲＡＭアレイ選択用にローアドレス信号を基に発生
されるブロック選択アドレス信号に応じてＲＡＭアレイ
のビット線に読出されたデータの伝送を制御するブロッ
クカラムゲートと、ランダムカラムデコーダによるアド
レス信号で制御されてブロックカラムゲートを通じデー
タを出力するランダムカラムゲートと、シリアルカラム
デコーダによるアドレス信号で制御されてブロックカラ
ムゲートを通じデータを出力するシリアルカラムゲート
と、を少なくとも備えてなることを特徴とするグラフィ
ックＲＡＭ。 - 【請求項４】 ランダムカラムゲートとシリアルカラム
ゲートとを並列接続し、ランダムアクセス用及びシリア
ルアクセス用共通の共通データ入出力線へデータを出力
するようにした請求項３記載のグラフィックＲＡＭ。 - 【請求項５】 ロー方向に形成したワード線と、カラム
方向に形成したビット線と、ワード線とビット線の交点
に設けたメモリセルと、を少なくとも備えたＲＡＭアレ
イに対するシリアル読出のためのアクセス方法であっ
て、 ローアドレスの入力によりワード線を選択し１行相当の
データを各ビット線へ読出してセンスアンプにより増幅
し、そして、カラムアドレスの入力によりシリアルカウ
ンタでカウントを開始してシリアルクロックに同期させ
て順次にカラムアドレスを指定していき前記増幅された
データをシリアル出力するようにしたことを特徴とする
アクセス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940001358A KR970004346B1 (ko) | 1994-01-26 | 1994-01-26 | 듀얼포트를 가지는 그래픽램 및 그래픽램의 시리얼데이타 액세스방법 |
| KR1994P1358 | 1994-01-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07220468A true JPH07220468A (ja) | 1995-08-18 |
| JP2902969B2 JP2902969B2 (ja) | 1999-06-07 |
Family
ID=19376240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7011031A Expired - Fee Related JP2902969B2 (ja) | 1994-01-26 | 1995-01-26 | グラフィックｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5760791A (ja) |
| JP (1) | JP2902969B2 (ja) |
| KR (1) | KR970004346B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100382138C (zh) * | 2005-01-29 | 2008-04-16 | 乐金电子(中国)研究开发中心有限公司 | Lcd驱动芯片的命令寄存器构成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9805476D0 (en) | 1998-03-13 | 1998-05-13 | Cambridge Display Tech Ltd | Electroluminescent devices |
| DE10041796A1 (de) * | 2000-08-25 | 2002-03-14 | Infineon Technologies Ag | Elektronische Verstärkerschaltung mit schaltbarem Eingangstransistor |
| US20080215807A1 (en) * | 2007-03-02 | 2008-09-04 | Sony Corporation | Video data system |
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| JPS63160094A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | シリアル・アクセス・メモリ |
| JPH01184693A (ja) * | 1988-01-12 | 1989-07-24 | Nec Corp | 半導体メモリ |
| JPH0388193A (ja) * | 1989-08-31 | 1991-04-12 | Toshiba Corp | ダイナミック型半導体メモリ装置 |
| JPH0469687A (ja) * | 1990-07-10 | 1992-03-04 | Minolta Camera Co Ltd | 現像装置 |
| JPH0489687A (ja) * | 1990-07-25 | 1992-03-23 | Oki Electric Ind Co Ltd | 同期式バーストアクセスメモリ |
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| JP3316592B2 (ja) * | 1991-06-17 | 2002-08-19 | サン・マイクロシステムズ・インコーポレーテッド | 二重バッファ・出力ディスプレー・システム、および、第１のフレーム・バッファおよび第２のフレーム・バッファ相互間の切り換えを行う方法 |
| JP2947664B2 (ja) * | 1992-03-30 | 1999-09-13 | 株式会社東芝 | 画像専用半導体記憶装置 |
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-
1994
- 1994-01-26 KR KR1019940001358A patent/KR970004346B1/ko not_active IP Right Cessation
-
1995
- 1995-01-26 US US08/378,277 patent/US5760791A/en not_active Expired - Lifetime
- 1995-01-26 JP JP7011031A patent/JP2902969B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR950023576A (ko) | 1995-08-18 |
| JP2902969B2 (ja) | 1999-06-07 |
| KR970004346B1 (ko) | 1997-03-27 |
| US5760791A (en) | 1998-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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