JPS6353788A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
画像処理用メモリとして用いられるダイナミック型ＲＡ
Ｍ　（ランダム・アクセス・メモリ）等の半導体記憶装
置に利用して有効な技術に関するものである。

〔従来の技術〕

複数のメモリセルに対し、高速でアクセスする方法とし
て、例えば１９８５年９月、■日立製作所発行のｒ日立
ＩＣメモリデータブックＪに記載されているようなペー
ジモードやニブルモード等のシリアル入出力機能がある
。

〔発明が解決しようとする問題点〕

ダイナミック型ＲＡＭは、その構成上、カラム（Ｙ）ア
ドレスすなわちデータ線方向の切り換え動作は比較的高
速で行うことができるが、ロウ（Ｘ）アドレスすなわち
ワード線方向の切り替え動作はプリチャージ時間等によ
る制限を受けるため高速に行うことは困難である。した
がって、上記のようなベージモードやニブルモード等の
シリアル入出力機能は、同一ワード線に結合される複数
のメモリセルに対して行われ、一回のワード線選択にお
いてデータ線を順次切り換えて選択することによって、
その高速化を図っている。

しかしながら、本願発明者等が実際の画像メモリとして
用いられるダイナミック型ＲＡＭの利用状況を調査した
ところ、上記のようなシリアル入出力機能は、連続的な
読み出し動作によるＣＲＴ等の高速表示や転写等には有
効であるが、その表示画像の書き換えにおいては問題が
残されていることが明らかになった。すなわち、第４図
に示すように、表示画像の転写を除く通常の画像作成に
おいては、ロウアドレスを固定した状態で連続した書き
込み動作を行う場合がほとんど無いため、単一アドレス
ごとの書き込み動作が行われる。このため、ダイナミッ
ク型ＲＡＭが上記のようなシリアル入出力機能等を持っ
ているにもかかわらず、表示画像の作成、書き込み動作
は比較的長い時間と相当数のメモリアクセスを必要とす
る。

本願発明者等は、さらに第４図のような表示画像の書き
込み動作が、第４図の（ａ）部及び（ｂ）部に示される
ように、その大半において隣接するワード線に移行しな
がら行われることに着目し、このような書き込み動作を
高速化する方法を考えた。

この発明の目的は、新しい機能を有するダイナミック型
ＲＡＭ等の半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍ書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、連続したアドレスが割り当てられるワード線
を複数のメモリアレイに一つずつ交互に配置し、一回の
メモリアクセスにおいてこれらの複数のメモリアレイに
それぞれ配置され隣接アドレスが割り当てられる複数の
ワード線を同時に選択状態とし、所定の制御信号によっ
て順次入出力回路に接続するものである。

〔作　　用〕

上記した手段によれば、隣接するアドレスが割り当てら
れる複数のワード線に結合される複数のメモリセルに対
するシリアル書き込み又は読み出し動作を、ワード線の
切り換え時間を要することなく、一回のメモリアクセス
内において行うことができるため、表示画像の作成等を
高速に行うダイナミック型ＲＡＭ等の半導体記憶装置を
実現できるものである。

〔実施例〕

第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成される
。

この実施例のダイナミック型ＲＡＭは、ＣＲＴディスプ
レイ等の画像記憶用メモリとして用いられるものであり
、表示画像の書き込みを高速化するために、一回のメモ
リアクセスにおいて隣接する二つのワード線に対するシ
リアル書き込み又は読み出し動作を行う機能を持つ。こ
のため、二つのメモリアレイＭ−ＡＲＹＯ及びＭ−ＡＲ
Ｙｌが設けられ、メモリアレイＭ−ＡＲＹＯには偶数ア
ドレスが割り当てられるワード線が割り当てられ、メモ
リアレイＭ−ＡＲＹ１には奇数アドレスが割り当てられ
るワード線がそれぞれ配置される。各メモリアレイのデ
ータ線は、共通に設けられるカラムアドレスデコーダＣ
ＤＣＨによって選択され、そのワード番車はプリデコー
ダＰＤＣＲとそれぞれのメモリアレイに対応して設けら
れる２次ロウアドレスデコーダＲＤＣＲＯ，ＲＤＣＲＩ
によって選択される。複数のワード線は連続するアドレ
スが与えられる４本ずつのワード線を一組として複数の
ワード線群にグループ分割され、そのうち偶数アドレス
のワード線がメモリアレイＭ−ＡＲＹＯに配置され、奇
数アドレスのワード線がメモリアレイＭ−ＡＲＹ１に配
置される。各ワード線群は下位２ビットを除くＸアドレ
ス信号をデコードする２次ロウアドレスデコーダＲＤＣ
ＲＯ及びＲＤＣＲ１によってそれぞれ選択される。また
、各ワード線群内の４本のワード線は、下位２ビットの
Ｘアドレス信号をデコードするプリデコーダＰＯＣＲに
よって選択される。プリデコーダ及び２次ロウアドレス
デコーダからなるロウ系選択回路は、外部から供給され
るアドレス信号に指定されるワード線とその次のアドレ
スが割り当てられるワード線の二本を同時に選択する機
能を持つ。したがって、メモリアレイＭ−ＡＲＹＯには
、次のアドレスが割り当てられるワード線が同一ワード
線群内でなく次のワード線群内に含まれる場合に、２次
ロウアドレスデコーダＲＤＣＲＯにより形成されるワー
ド線群選択信号を次のワード線群にシフトするためのワ
ード線シフト回路ＷＳが設けられる。さらに、各メモリ
アレイに対応して相補共通データ線ＣＤＯ及びＣＤＩが
設けられ、これらの相補共通データ線に記憶データを伝
達するためのデータ人カバンファＤＩＢ及びデータ出力
バッファＤＯＢと、二つのメインアンプＭＡＯ，ＭＡ１
が設けられる。

この実施例のダイナミック型ＲＡ　Ｍでは、Ｘアドレス
信号に指定される単一ワード線のみを選択状態とする通
常のアクセスと、上記のように隣接する二つのワード線
を選択状態とするシリアルアクセスとが行われるため、
外部からこれらのアクセスモードを指定する制御信号線
として、隣接ワード線アクセスモード信号ＮＷＡが設け
られ、この隣接ワード線アクセスモード信号ＮＷＡによ
って内部タイミング信号φｎ−が形成される。隣接ワー
ド線アクセスモード信号ＮＷＡは、通常の単一ワード線
のアクセスにおいてハイレベルとされ、隣接する二つの
ワード線が選択状態とされるシリアルアクセスにおいて
ロウレベルとされる。内部タイミング信号φｎｗは、逆
に通常の単一ワード線のアクセスにおいてロウレベルと
され、隣接する二つのワード線が選択状態とされるシリ
アルアクセスにおいてハイレベルとされる。また、通常
の単一ワード線のアクセスモードの場合、制御信号とし
て外部から供給されるロウアドレスストローブ信号ＲＡ
Ｓがまずハイレベルからロウレベルに変化し、次にカラ
ムアドレスストローブ信号ＣＡＳがハイレベルからロウ
レベルに変化する。しかし、シリアルアクセスモードの
場合、カラムアトＬ／　スス）　Ｏ−７’ｆｆｌ　号Ｃ
Ａ　Ｓはロウアドレスストローブ信号ＲＡＳに続いてロ
ウレベルになった後、−旦ハイレベルに戻り、再度ロウ
レベルに変化される。

前述のように、メモリアレイＭ−ＡＲＹＯには偶数アド
レスが割り当てられるワード線が収用され、メモリアレ
イＭ−ＡＲＹＩには奇数アドレスが割り当てられるワー
ド線が収用される。これらのメモリアレイＭ−ＡＲＹＯ
及びＭ−ＡＲＹｌは、それぞれ同図の垂直方向に配置さ
れるｍ本のワード線と、同図の水平方向に配置されるｎ
組の相補データ線及びこれらのワード線と相補データ線
の交点に配置されるｍｘｎ個のメモリセルにより構成さ
れる。これらの相補データ線は２交点方式とされ、その
一方はプリチャージ回路Ｐｃｏ又はＰＣｌの対応する単
位回路を経て、センスアンプ回路ＳＡＯ又はＳＡＩの対
応する単位回路に接続される。また、それぞれの相補デ
ータ線は他方において、カラムスイッチＣ８Ｏ又はＣ３
Ｉの対応するスイッチＭＯ３ＦＥＴに結合される。

メモリアレイＭ−ＡＲＹＯ及びＭ−ＡＲＹＩの各ワード
線は、後述するワード線駆動回路ＷＤＯ又はＷＤＩの対
応する駆動ＭＯＳ　Ｆ　ＥＴに結合される。奇数アドレ
スのワード線が収用されるメモリアレイＭ−ＡＲＹ１に
対応して設けられるワード線駆動回路ＷＤＩには、２次
ロウアドレスデコーダＲＤＣＲＩからワード線群を指定
するためのワード線群選択信号が供給され、プリデコー
ダＰＤＣＲから各ワード線群内の奇数アドレスのワード
線を選択するためのワード線選択タイミング信号φχ０
１及びφＸｌｌが供給される。一方、偶数アドレスのワ
ード線が収用されるメモリアレイＭ−ＡＲＹＯに対応し
て設けられるワード線駆動回路ＷＤＯには、ワード線シ
フト回路ＷＳを介して２次ロウアドレスデコーダＲＤＣ
ＲＯからワード線群を指定するためのワード線群選択信
号が供給され、プリデコーダＰＤＣＲから各ワード線群
内の偶数アドレスのワード線を選択するためのワード線
選択タイミング信号φＸＯＯ及びφＸＩＯが供給される
。各ワード線は、これらのワード線群選択信号とワード
１Ｉｉｉ！選択タイミング信号φＸＯＯ〜φＸｌｌによ
って選択、指定される。

この実施例のダイナミック型ＲＡＭでは、前述のように
、外部から供給されるＸアドレス信号に指定されるワー
ド線と、その次のアドレスのワード線が同時に選択状態
とされる。このため、２次ロウアドレスデコーダＲＤＣ
ＲＯ及びＲＤＣＲＩには同じ相補内部アドレス信号上ｘ
２〜ａｘｉ　　（ここで例えば非反転内部アドレス出力
ａｘ２と反転内部アドレス信号ａｘ２をまとめて相補内
部アドレス信号ａｘ２のように表す。以下同じ。）が供
給され、同一の群番号のワード線群選択信号がそれぞれ
の２次ロウアドレスデコーダによって形成される。プリ
デコーダＰＤＣＲは、タイミング信号φｎｗがロウレベ
ルとされる通常の単一アドレスのアクセスにおいて、相
補内部アドレス信号１ｘＯ及びａｘｌをデコードして、
これらのアドレス信号に指定されるワード線に対応する
一つのワード線選択タイミング信号φＸＯＯ〜φＸｌｌ
を形成し、ワード線選択タイミング信号φＸＯＯ及びφ
ｘ１０をワード線駆動回路ＷＤＯに、ワード線選択タイ
ミング信号φＸＯＩ及びφχ１１をワード線駆動回路Ｗ
ＤＩにそれぞれ供給する。また、タイミング信号φｎＷ
がハイレベルとされるシリアルアクセスモードにおいて
、相補内部アドレス信号ａｘＱ及びａｘｌに指定される
ワード線とその次のアドレスのワード線とを同時に選択
状態とするため、対応する二つのワード線選択タイミン
グ信号を同時に形成する。隣接するアドレスが与えられ
る二つのワード線は、例えばその一方が奇数アドレスで
あると他方は偶数アドレスであり、したがって二つのワ
ード線選択タイミング信号は二つのワード線駆動回路Ｗ
ＤＯ及びＷＤＩにそれぞれ供給される。これらのワード
線選択タイミング信号φｘ００〜φＸｌｌは、後述する
タイミング制御回路ＴＣから供給されるタイミング信号
φＸに同期して形成される。

ところで、隣接するアドレスのワード線が異なるワード
線群に含まれる場合、すなわちＸアドレス信号の下位２
ビットがともに論理“１”でワード線群内の４番目のワ
ード線が指定されており、次のアドレスのワード線が次
の群番号が与えられるワード線群内の第１番目のワード
線であるような場合、２次ロウアドレスデコーダＲＤＣ
ＲＯによって形成されるワード線群選択信号を次の群番
号が与えられるワード線群に対する選択信号としてシフ
トさせる必要がある。このため、ワード線シフト回路Ｗ
Ｓは、内部アドレス信号ａｘＱ及びａｘｌがともにハイ
レベルであるとワード線群選択信号を次のワード線群選
択信号となるようにシフトする機能を持つ。

この実施例のダイナミック型ＲＡ　Ｍでは、外部端子Ａ
Ｏ〜Ａｔを介して、アドレスマルチブレックス方式によ
って、Ｘアドレス信号及びＹアドレス信号が供給される
。すなわち、制御信号として外部から供給されるロウア
ドレスストローブ信号ＲＡＳの立ち下がりに同期してＸ
アドレス信号ＡｘＯ〜ＡＸｉが供給され、カラムアドレ
スストローブ信号でＸ】の立ち下がりに同期してＹアド
レス信号ＡＹＯ〜ＡＹｉが供給される。また、ダイナミ
ック型ＲＡＭの自動リフレッシュモードにおいて、リフ
レッシュするワード線のアドレスを計数するためのリフ
レッシュアドレスカウンタＲＥＦＣが設けられ、このリ
フレッシュアドレスカウンタＲＥＦＣから供給されるリ
フレッシュアドレス信号ｃｘＱ〜ｃｘｉと外部から供給
されるＸアドレス信号ＡＸＯ〜ＡＸｉとを選択的にロウ
アドレスバッファＲＡＤＢに伝達するためのアドレスマ
ルチプレックサＡＭＸが設けられる。

アドレスマルチプレックサＡＭＸは、タイミング制御回
路ＴＣから供給されるタイミング信号φｒｅｆがハイレ
ベルとなる自動リフレッシュモードにおいて、リフレッ
シュアドレスカウンタＲＥＦＣから供給されるリフレッ
シュアドレス信号ｃｘＯ〜ｃｘｉを選択し、ロウアドレ
ス信号としてロウアドレスバッファＲＡＤＢに伝達する
。また、タイミング信号φｒｅｆがロウレベルとなる通
常のメモリアクセスにおいて、外部端子ＡＯ〜Ａｔを介
してマルチプレックス方式により供給されるアドレス信
号のうち、Ｘアドレス信号ＡＸＯ〜ＡＸｉ　全選択し、
ロウアドレスバッファＲＡＤＢに伝達する。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
ックサＡＭＸから伝達されるロウアドレス信号を受け、
相補内部アドレス信号まｘＯ〜ユｘｉを形成する。この
うち相補内部アドレス信号ａＸＯ及びａｘｌはプリデコ
ーダＰＤＣＲに供給され、相補内部アドレス信号ａｘ２
〜ａｘｉは２次ロウアドレスデコーダＲＤＣＲＯ及びＲ
ＤＣＲｌに供給される。Ｘアドレス信号ＡＸＯ〜ＡＸｉ
は、ロウアドレスストローブ信号ＲＡＳの立ち下がりに
同期して供給されるため、ロウアドレスバッファＲＡＤ
Ｂのアドレス信号の取り込みは、タイミング制御回路Ｔ
Ｃでロウアドレスストローブ信号ＲＡＳの立ち下がりに
よって形成されるタイミング信号φａｒに従って行われ
る。

一方、各相補データ線が結合されるプリチャージ回路Ｐ
ＣＯ及びＰＣＩは、ダイナミック型ＲＡＭの非動作状態
において、タイミング制御回路ＴＣから供給されるタイ
ミング信号φｐｃに従って、各相補データ線の非反転デ
ータ線及び反転データ線を短絡する。これにより、各相
補データ線の非反転データ線及び反転データ線は、とも
に電源電圧Ｖｃｃの約１／２のハーフプリチャージレベ
ルとされるため、メモリセルの読み出し動作におけるレ
ベル判定が高速化される。

センスアンプ回路ＳＡＯ及びＳＡＩは、各相補データ線
に対応して設けられる差動型増幅回路をその基本構成と
し、タイミング制御回路ＴＣから供給されるタイミング
信号φｐａによって動作状態とされる。センスアンプ回
路ＳＡＯ及びＳＡＩは、相補データ線に伝達されるメモ
リセルの微小読み出し信号を増幅し、ハイレベル／ロウ
レベルの２値信号とする。また、センスアンプ回路ＳＡ
Ｏ及びＳＡＩは、読み出し動作モード及びリフレッシュ
動作モードにおいて、−旦メモリセルから読み出され２
値信号とされた記憶データを、再度それぞれのメモリセ
ルに書き込みリフレッシュするためのアクティブリスト
ア回路を含んでいる。

カラムスイッチＣ３Ｏ及びＣ３Ｉは、カラムアドレスデ
コーダＣＤＣＲから供給されるデータ線選択信号に従っ
て、メモリアレイＭ−ＡＲＹＯ及びＭ−ＡＲＹＩのＹア
ドレス信号Ａ　Ｙ　Ｏ＝　Ａ　Ｙ　ｉにより指定される
一組の相補データ線をそれぞれ選択し、相補共通データ
線ＣＤＯ・ＣＤＯ又はＣＤ１・ＣＤＩにそれぞれ接続す
る。

カラムアドレスデコーダＣＤＣＲは、カラムアドレスバ
ッファＣＡＤＢから供給される相補内部アドレス信号ａ
　ｙ　Ｏ〜ａ　ｙ　ｉをデコードし、タイミング制御回
路ＴＣから供給されるタイミング信号φｙに同期して、
データ線選択信号を形成し、カラムスイッチＣ８Ｏ及び
Ｃ３１の対応するスイッチＭＯＳ　Ｆ　ＥＴに供給する
。

カラムアドレスバッファＣＡＤＢは、外部端子ＡＯ〜Ａ
ｉを介してマルチプレックス方式により供給されるＹア
ドレス信号ＡＹＯ−ＡＹｉを受け、相補内部アドレス信
号上ｙＱ−ａｙｉを形成し、カラムアドレスデコーダＣ
ＤＣＨに供給スる。Ｙアドレス信号ＡＹＯ〜ＡＹｉは、
カラムアドレスストローブ信号ＣＡＳの立ち下がりに同
期して供給されるため、カラムアドレスバッファＣＡＤ
Ｂのアドレス信号の取り込みは、タイミング制御回路Ｔ
Ｃでカラムアドレスストローブ信号ＣＡＳの立ち下がり
によって形成されるタイミング信号φａｃに従って行わ
れる。

相補共通データ線ＣＤＯ・ＣＤＯ及びＣＤＩ・ＣＤＩに
は、対応するメインアンプＭＡＯ又はＭＡｌの入力端子
が結合されるとともに、データ入力バッファＤＩＢの対
応する出力端子が結合される。メインアンプＭＡＯ及び
Ｍ　Ａ　１は、メモリアレイＭ−ＡＲＹＯ又はＭ−ＡＲ
ＹＩにおいて選択されたデータ線に結合されるセンスア
ンプ回路ＳＡＯ又はＳＡＩから供給される２値読み出し
信号をさらに増幅し、データ出力バッファＤＯＢに伝達
する。データ出力バッファＤＯＢは、ダイナミック型Ｒ
ＡＭの読み出し動作モードにおいて、タイミング制御回
路ＴＣから供給されるタイミング信号φｒによって動作
状態とされ、メインアンプＭＡから伝達されるメモリセ
ルの読み出し信号を入出力端子ＤＯを介して外部の装置
に出力する。

このタイミング信号φｒがロウレベルとされるダイナミ
ック型ＲＡＭの非選択状態及び書き込み動作モードにお
いて、データ出力バッファＤＯＢの出力はハイインピー
ダンス状態とされる。

データ入力バッファＤＩＢは、ダイナミック型ＲＡ　Ｍ
の書き込み動作モードにおいて、タイミング制御回路Ｔ
Ｃから供給されるタイミング信号φＷによって動作状態
とされ、入出力端子ＤＯを介して外部の装置から供給さ
れる書き込みデータを、相補書き込み信号とし、相補共
通データ線ＣＤＯ・ＣＤＯ又はＣＤＩ−ＣＤＩを介して
選択されたメモリセルに供給する。このタイミング信号
φＷがロウレベルとされるダイナミック型ＲＡＭの非選
択状態及び読み出し動作モードにおいて、データ入力バ
ッファＤＩＢの出力はハイインピーダンス状態とされる
。

以上のデータ出力バッファＤＯＢ及びデータ入力バッフ
ァＤＩＢの入出力動作は、タイミング制御回路ＴＣから
供給されるタイミング信号φｎ−及び相補内部アドレス
信号ａｘＱによって制御される。すなわち、通常の単一
ワード線アクセスの場合、相補内部アドレス信号ａｘｏ
に従ってそれぞれ偶数又は奇数ワード線が結合される相
補共通データ線ＣＤＯ又はＣＤＩが選択される。また、
隣接する二つのワード線が選択状態とされるシリアルア
クセスモードの場合、カラムアドレスストローブ信号Ｃ
ＡＳの最初の立ち下がりで、相補内部アドレス信号ａｘ
Ｏ〜ａｘｉに指定されるワード線に対応する相補共通デ
ータ線が選択され、カラムアドレスストローブ信号ＣＡ
Ｓの２回目の立ち下がりで、次のアドレスが割り当てら
れるもう一つのワード線に対応する相補共通データ線が
選択される。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＣを
計数し、自動リフレッシュモードにおいてリフレッシュ
すべきワード線のアドレスを指定する。

タイミング制御回路ＴＣは、制御信号として外部から供
給されるロウアドレスストローブ信号ＲＡＳ、カラムア
ドレスストローブ信号ＣＡＳ、　ライトイネーブル信号
Ｖ／Ｅ及び隣接ワード線アクセスモード信号ＮＷＡによ
り、上記各種のタイミング信号を形成し、各回路に供給
する。

第２図には、第１図のダイナミック型ＲＡＭのワード線
シフト回路ＷＳと２次ロウアドレスデコーダＲＤＣＲＯ
及びワード線駆動回路Ｖ／Ｄｏの一実施例の回路図が示
されている。同図の各回路素子は、第２図に示した他の
回路ブロックとともに、特に制限されないが、単結晶Ｐ
型シリコンのような１個の半導体基板上において形成さ
れる。なお、同図において、チャンネル（バックゲート
）部に矢印が付加されたＭＯＳ　Ｆ　ＥＴはＰチャンネ
ル型であり、矢印の付加されないＮチャンネルＭＯ３Ｆ
ＥＴと区別される。

ＮチャンネルＭＯ３ＦＥＴは、かかる半導体基板表面に
形成されたソース領域、ドレイン領域及びソース領域と
ドレイン領域との間の半導体基板表面に薄い厚さのゲー
ト絶縁膜を介して形成されたポリシリコンからなるよう
なゲート電極から構成される。ＰチャンネルＭＯＳ　Ｆ
　ＥＴは、上記半導体基板表面に形成されたＮ型ウェル
領域に形成される。これによって、半導体基板は、その
上に形成された複数のＮチャンネルＭＯＳＦＥＴの共通
の基板ゲートを構成する。Ｎ型ウェル領域は、その上に
形成されたＰチャンネルＭＯ３ＦＥＴの基板ゲートを構
成する。ＰチャンネルＭＯ３ＦＥＴの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の型温電圧端子Ｖｃｃに結
合される。

第２図において、２次ロウアドレスデコーダＲＤＣＲＯ
の各単位回路ＵＤＣＲＯＯ〜ＵＤＣＲＯ３は、例示的に
示されるように、非反転内部アドレス信号ａｘ２〜ａｘ
ｉ又は反転内部アドレス信号ａｘ２〜ａｘｉが対応する
ワード線群の番号に応じて組み合わされてそのゲートに
供給される並列形態のＰチャンネルＭＯ５ＦＥＴＱＩ〜
Ｑ２と直列形態のＮチャンネルＭＯ３ＦＥＴＱ３〜Ｑ４
及びインバータ回路Ｎ１によりそれぞれ構成される。こ
れらのＰチャンネルＭＯ３ＦＥＴ、ＮチャンネルＭＯＳ
ＦＥＴ及びインバータ回路Ｎ１は、インバータ回路Ｎ１
の出力端子のレベルをその出力信号として、一つのアン
ド（ＡＮＤ）ゲート回路を構成する。すなわち、各ＭＯ
ＳＦＥＴのゲートに供給される複数の内部アドレス信号
がすべてハイレベルであると、直列形態のＮチャンネル
ＭＯＳＦＥＴはすべてオン状態となり、また並列形態の
ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔはすべてオフ状態と
なって、インバータ回路Ｎｌの入力信号はロウレベルと
なり、その出力信号はハイレベルとなる。

一方、複数の内部アドレス信号のいずれか一つがロウレ
ベルであると、直列形態のＮチャンネルＭＯＳＦＥＴに
よる接地チェーンは形成されず、また並列形態のＰチャ
ンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔの一つがオン状態となるこ
とで、インバータ回路Ｎ１の入力信号はハイレベルとな
り、その出力信号はロウレベルとなる。言い換えると、
対応するワード線群の番号に応じて組み合わされた複数
の内部アドレス信号がすべて論理“１″である時、イン
バータ回路Ｎ１の出力信号は論理“１”のハイレベルと
なる。

これらの各単位回路のインバータ回路の出力信号は、ワ
ード線群選択信号Ｃ０−Ｃｓとして、ワード線シフト回
路ＷＳに伝達される。

ワード線シフト回路ＷＳは、上記２次ロウアドレスデコ
ーダＲＤＣＲＯの各単位回路とワード線駆動回路ＷＤＯ
の対応するワード線群との間に設けられるＮチャンネル
型のスイッチＭＯＳ　Ｆ　ＥＴＱ８〜Ｑ１０と、上記２
次ロウアドレスデコーダＲＤＣＲＯの各単位回路とワー
ド線駆動回路ＷＤＯの次の群番号が与えられるワード線
群との間に設けられるＮチャンネル型のスイッチＭＯ３
ＦＥＴＱ５〜Ｑ７とを含む。これらのＭＯＳ　Ｆ　ＥＴ
Ｑ８〜ＱＩＯのゲートは共通接続され、インバータ回路
Ｎ２の出力端子に結合される。また、ＭＯ３ＦＥＴＱ５
〜Ｑ７のゲートは、同様にアンドゲート回路ＡＧＩの出
力端子に共通に結合される。インバータ回路Ｎ２の入力
端子は、上記アンドゲート回路ＡＧＩの出力端子に結合
される。アンドゲート回路ＡＧＩの第１の入力端子には
、タイミング制御回路ＴＣからダイナミック型ＲＡ　Ｍ
のシリアルアクセスモードにおいてハイレベルとされる
タイミング信号φｎ−が供給され、その第２及び第３の
入力端子には、非反転内部アドレス信号ａｘＯ及びａｘ
ｌがそれぞれ供給される。これにより、アンドゲート回
路ＡＧＩの出力信号は、タイミング信号φｎ＆４がハイ
レベルとされるダイナミック型ＲＡＭのシリアルアクセ
スモードにおいて、非反転内部アドレス信号ａｘＱ及び
ａｘｌがともにハイレベルである時、すなわちＸアドレ
ス信号ＡＸＯ〜ＡＸｉによって指定されるワード線がワ
ード線群内の第４番目のワード線である場合にハイレベ
ルとされる。このアンドゲート回路ＡＧＩの出力信号が
ハイレベルとなると、スイッチＭＯ３ＦＥＴＱ５〜Ｑ７
がオン状態となり、２次ロウアドレスデコーダＲＤＣＲ
Ｏの各単位回路がち出力されるワード線群選択信号は、
次の群番号が与えられるワード線群を選択するための選
択信号として、シフトして供給される。また、アンドゲ
ート回路ＡＧＩの出力信号がロウレベルであると、ＭＯ
３ＦＥＴＱ５〜Ｑ７はオフ状態となり、インバータ回路
Ｎｌの出力信号がハイレベルとなるため、スイッチＭＯ
３ＦＥＴＱ８〜ＱＩＯがオン状態となり、２次ロウアド
レスデコーダＲＤＣＲＯの各単位回路によって形成され
るワード線群選択信号はそのままワード線駆動回路ＷＤ
Ｏの対応するワード線群に供給される。

ワード線駆動回路ＷＤＯは、偶数アドレスが割り当てら
れるワード線Ｗ　Ｏ−＝　Ｗ２＋ｎ−２に対応して設け
られる駆動ＭＯＳＦＥＴＱ１７〜Ｑ２２と、これらの駆
動Ｍ　ＯＳ　Ｆ　Ｅ　Ｔに対応して設けられるカットＭ
Ｏ３ＦＥＴＱＩ　１〜Ｑ１６により構成される。各駆動
ＭＯＳ　Ｆ　ＥＴのソースはメモリアレイＭ−ＡＲＹＯ
の対応するワード線に結合され、そのドレインには一つ
おきに交互に偶数アドレスのワード線を選択するための
ワード線選択タイミング信号φＸＯＯ及びψＸＩＯがそ
れぞれ供給される。

また各駆動Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲートは、対応する
カフ１−ＭＯＳＦＥＴのソースにそれぞれ結合される。

同一ワード線群内のワード線に対応するカットＭＯ３Ｆ
ＥＴのドレインは共通接続され、上記２次ロウアドレス
デコーダＲＤＣＲから対応するワード線群選択信号が供
給される。さらに、すべてのカットＭＯ３ＦＥＴのゲー
トには、回路の電源電圧Ｖｃｃが供給される。

以上のことから、カットＭＯＳＦＥＴＱＩ　ｉ〜Ｑ１６
は、常にオン状態とされ、ワード線選択信号がハイレベ
ルとされるワード線群に対応する駆動ＭＯＳＦＥＴがオ
ン状態となる。さらに、選択されたワード線群内におい
て、対応するワード線選択タイミング信号がハイレベル
とされる駆動ＭＯ８ＦＥＴを介して一本のワード線にハ
イレベルの選択信号が供給される。ここで、ワード線選
択タイミング信号φＸＯＯ〜φχ１１のハイレベルの電
位は、メモリセルからの読み出し信号レベルがアドレス
選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのしきい値電圧によって低
下することを防ぐため、例えば約電源電圧■ｃｃ＋　２
　Ｖｔｈａ　　（Ｖｔｈａはアドレス選択用ンＡ　ＯＳ
　ＦＥＴのしきい値電圧）となるような比較的高いハイ
レベルとされる。このため、このような比較的高いハイ
レベルが駆動ＭＯＳ　Ｆ　ＥＴの容量結合によってその
ゲート側に伝達されるが、対応するカットＭＯ３ＦＥＴ
が逆バイアス状態となるため、ワード線シフト回路ＷＳ
には伝達されない。

第３図には、この実施例のダイナミック型ＲＡＭにおけ
るシリアル書き込み動作モードの一実施例のタイミング
図が示されている。この図により、本実施例のシリアル
書き込み動作の概要を説明する。

この実施例のダイナミック型ＲＡＭでは、Ｘアドレス信
号及びＹアドレス信号は同一の外部端子ＡＯ〜Ａｋを介
してマルチプレックス方式により供給される。したがっ
て、ロウアドレスストローブ信号ＲＡ　Ｓの立ち下がり
に同期してＸアドレス信号ＡＸＯ＝ＡＸｉが外部端子Ａ
Ｏ〜Ａｉに供給され、カラムアドレスストローブ信号Ｃ
ＡＳの立ち下がりに同期してＹアドレス信号ＡＹＯ〜Ａ
Ｙｉが供給される。また、ロウアドレスストローブ信号
ＲＡＳの立ち下がりとほぼ同時に、ライトイネーブル信
号〜ＶＥ及び隣接ツー１：線アクセスモード信号ＮＷＡ
がハイレベルからロウレベルに変化される。

ダイナミック型ＲＡ　Ｍ内では、ロウアドレスストロー
ブ信号ＲＡＳの立ち下がりによってタイミング信号φａ
ｒが形成され、Ｘアドレス信号ＡＸＯ〜ＡＸｉがロウア
ドレスバンファＲＡＤＢに取り込まれ、ワード＜９．３
Ｍ択動作が開始される。この時、隣接ワード線アクセス
モード信号Ｎ　Ｖ／　Ａがロウレベルであるため、Ｘア
ドレス信号ＡＸＯ＝ＡＸｉに指定されるワード線と、そ
の次のアドレスが割り当てられるワード線が二つのメモ
リアレイによフて選択状態とされる。次にカラムアドレ
スストローブ信号ＣＡＳの立ち下がりによってタイミン
グ信号φａｃが形成され、Ｙアドレス信号ＡＹＯ〜ＡＹ
ｉがカラムアドレスバッファＣＡＤＢに取り込まれ、デ
ータ線の選択動作が開始される。カラムアドレスストロ
ーブ信号ＣＡＳの立ち下がりにおいて、ライトイネーブ
ル信号ＷＥがロウレベルであることが判定され、ダイナ
ミック型ＲＡＭは書き込み動作モードを識別する。ワー
ド線及びデ−タ線の選択動作が終了したタイミングで、
書き込み動作を行うためのタイミング信号φＷが形成さ
れ、データ人カバソファＤＩＢに供給される。

この時、入出力端子ＤＯには最初の書き込みデータＤｉ
ｎＯが供給されており、データ入カバソファＤＩＢはこ
の書き込みデータＤｉｎＯを相Ｍ書き込み信号とし、Ｘ
アドレス信号ＡＸＯ”ＡＸｉに指定されるワード線が収
用されるメモリアレイに対応する相補共通データｉｊｌ
　ＣＤ　Ｏ又はＣＤＩを介して選択されたメモリセルに
供給する。

一回目の書き込み動作が終了すると、カラムアドレスス
トロ−ブイ３号ＣＡＳはハイレベルとされ、所定の時間
を経過した後、再度ロウレベルとされる。また、入出力
端子Ｄｏには次のアドレスが割り当てられるメモリセル
に書き込むべき書き込みデータＤｉｎｌが供給される。

ダイナミック型ＲＡＭでは、カラムアドレスストローブ
信号ＣＡＳの２回目の立ち下がりによって、タイミング
信号φＷが再度形成され、データ入カバソファＤＩＢに
供給される。データ入カバソファＤＩＢは、隣接ワード
線アクセスモード信号ＮＷＡのロウレベルによって形成
されるタイミング信号φｎｗのハイレベルと、相補内部
アドレス信号ａｘＱによって、次のアドレスが割り当て
られるワード線が収用されるメモリアレイに対応する相
補共通データ線ＣＤＯ又はＣＩ）１を選択し、書き込み
データＤｉａｌを相補書き込み信号とし、次のアドレス
のメモリセルに供給する。

以上のシリアル書き込み動作モードにおいて、カラムア
ドレスストローブ信号ＣＡＳが一旦ロウレベルとされた
後ハイレベルとされてから、２回目の書き込みを行うた
めに再度ロウレベルとされるまでの時間は、ワード線及
びデータ線の切り換え選択が行われないことから、その
プリチャージ時間等を確保する必要がないため、ワード
線を切り換えてアクセスする場合に比較して、非常に短
い時間でよい。したがって、一連の表示画像を作成する
ための書き込み動作は、はぼ１／２の時間に短縮され、
そのアクセス回数も半減する。なお、第４図の（Ｃ）部
に示されるように、同一ワード線においてＹアドレスの
みが変化するような連続書き込み動作の場合は、カラム
アドレスストローブ信号ＣＡＳの２回目の立ち下がりに
同期してＹアドレス信号ＡＹＯ〜ＡＹｉを変化させるこ
とによって次アドレスのメモリセルに対するアクセスを
行うこともできるが、従来のベージモードを利用して３
つ以上のメモリセルに対して連続した書き込み動作を行
うことで、さらに高速化することもできる。

以上の本実施例に示されるように、この発明を画像用メ
モリとして用いられるダイナミック型ＲＡＭ等の半導体
記憶装置に通用することで、次のような効果が得られる
。すなわち、 （１）連続したアドレスが割り当てられるワード線を複
数のメモリアレイに一つずつ交互に配置し、一回のメモ
リアクセスにおいてこれらの複数のメモリアレイにそれ
ぞれ配置され隣接アドレスが割り当てられる複数のワー
ド線を同時に選択状態とし、所定の制御信号に従って順
次入出力回路に接続することで、隣接するアドレスが割
り当てられる複数のメモリセルに対するシリアル書き込
み動作又はシリアル読み出し動作を、ワード線の切り換
え時間を要することなく、一回のメモリアクセス内にお
いて高速に行うことができるという効果が得られる。

（２）上記（１）項により、画像用メモリとして用いら
れるダイナミック型ＲＡＭ等に対する表示＠像の書き込
み動作を、従来のほぼ１／２の時間で行うことができる
とともに、メモリアクセスの回数を半減できるという効
果が得られる。

（３）上記のようなシリアル書き込み動作と、従来のペ
ージモード機能等を組み合わせて用いることによって、
画像用メモリとして用いられるダイナミック型ＲＡＭ等
に対する表示画像の書き込み動作をさらに高速に行うこ
とができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の実施
例においては、メモリアレイを偶数又は奇数アドレスが
割り当てられるワード線に対応して二分割し、一回のメ
モリアクセスで隣接する二つのメモリセルに対するシリ
アル書き込みを行っているが、メモリアレイを例えば４
つ以上に分割し、隣接ワード線アクセスモード信号ＮＷ
Ａ又はＹアドレス信号ＡＹＯ〜ＡＹｉをカラムアドレス
ストローブ信号ＣＡＳの変化に同期して変化させること
で、４つ以上の連続したメモリセルに対するシリアル書
き込みを行うようにしてもよい。また、複数の入出力端
子を設けることで、複数のメモリセルに対する書き込み
動作を並行して同時に行うこともよい。さらに、その各
ビットがメモリアレイの各相補データ線に対応したシフ
トレジスタを設けることで、シリアル読み出し機能を持
たせたり、ロウアドレスデコーダを１段構成とするなど
、アドレス選択回路や第２図のワード線シフト回路ＷＳ
等の具体的な回路構成や、制御信号の組み合わせ等種々
の実施形態をＩ采りうるものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である画像用メモリとして
用いられるダイナミック型ＲＡＭに通用した場合につい
て説明したが、それに限定されるものではなく、例えば
、画像用メモリ以外の用途に用いられるダイナミック型
ＲＡＭやスタティック型ＲＡ　Ｍ等の各種半導体記憶装
置にも通用できる。本発明は、少なくとも隣接するアド
レスが割り当てられる複数のワード線に結合される複数
のメモリセルに対する連続アクセスが行われるような半
導体記憶装置には適用するできるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、連続したアドレスが割り当てられるワー
ド線を複数のメモリアレイに一つずつ順次交互に配置し
、一回のメモリアクセスにおいてこれらの複数のメモリ
アレイにそれぞれ配置され隣接アドレスが割り当てられ
る複数のワード線を同時に選択状態とし、所定の制御信
号によって順次入出力回路に接続することで、隣接する
アドレスが割り当てられる複数のワード線に結合される
複数のメモリセルに対するシリアル書き込み又は読み出
し動作を、ワード線の切り換え時間を要することなく、
一回のメモリアクセス内において行うことができるため
、表示画像等の書き込み動作を高速に行いうるダイナミ
ック型ＲＡＭ等の半導体記憶装置を実現することができ
るものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡ　
Ｍの一実施例を示すブロック図、第２図は、第１図のダ
イナミック型ＲＡＭのワード線シフト回路及びその周辺
凹路の一実施例を示す回路図、 第３図は、第１図のダイナミック型ＲＡ　Ｍにおけるシ
リアル書き込み動作を説明するためのタイミング図、 第４図は、第１図のダイナミック型ＲＡＭにおけるシリ
アル書き込み動作を説明するための概念図である。 Ｍ−ＡＲＹＯ，Ｍ−ＡＲＹＩ・・・メモリアレイ、ＳＡ
Ｏ，ＳＡＩ・・・センスアンプ回路、ＰＣｏ、ＰＣＩ・
・・プリチャージ回路、ＣＳＯ。 Ｃ５Ｉ・・・カラムスイッチ、ＷＤＯ，ＷＤＩ・・・ワ
ード線駆動回路、ＷＳ・・・ワード線シフト回路、ＰＤ
ＣＲ・・・プリデコーダ、ＲＤＣＲＯ，ＲＤＣＲＩ・・
・２次ロウアドレスデコーダ、ＣＤＣＲ・・・カラムア
ドレスデコーダ、ＲＡＤＢ・・・アドレスパ゛フファ、
ＡＭＸ・・・アドレスマルチプレックサ、ＲＥＦＣ・・
・リフレッシュアドレスカラン′夕、ＣＡＤＢ・・・カ
ラムアドレスバッファ、ＭＡＯ，ＭＡＬ・・・メインア
ンプ、ＤＯＢ・・・データ出カバソファ、ＤＩＢ・・・
データ人カバンファ、ＴＣ・・・タイミング制御回路。 Ｑ１〜Ｑ２・・・ＰチャンネルＬｉ　ＯＳ　Ｆ　Ｅ　Ｔ
、Ｑ３〜Ｑ２２・・・ＮチャンネルＭＯ３ＦＥＴ。 Ｎ１〜Ｎ２・・・インバータ回路、ＡＧＩ・−・アンド
ゲート回路。 第２図 第３図 φＷ 第４図

Claims (1)

1. 【特許請求の範囲】 １、連続したアドレスのワード線が順次交互に配置され
   る複数のメモリアレイを有し、一回のアドレス選択によ
   って上記複数のメモリアレイに配置される指定アドレス
   のワード線とその隣接アドレスのワード線が同時に選択
   状態とされることを特徴とする半導体記憶装置。 ２、上記ワード線はそれぞれ４本ずつの連続したアドレ
   スのワード線からなる複数のワード線群に分割され、上
   記半導体記憶装置は、各ワード線群の偶数アドレスのワ
   ード線が収用される第１のメモリアレイと、奇数アドレ
   スのワード線が収用される第２のメモリアレイと、下位
   ２ビットのロウアドレス信号をデコードし上記ワード線
   群内の指定のされたワード線とその次のワード線を選択
   するための１次ロウアドレスデコーダと、上記第１及び
   第２のメモリアレイに対応してそれぞれ設けられ下位２
   ビットを除くロウアドレス信号をデコードしワード線群
   を選択するためのワード線群選択信号を形成する２次ロ
   ウアドレスデコーダと、上記第１のメモリアレイとそれ
   に対応する上記２次ロウアドレスデコーダの間に設けら
   れ、上記第２のメモリアレイに収用される各ワード線群
   の第４番目のワード線が指定された場合に上記第１のメ
   モリアレイに対するワード線群選択信号を次のワード線
   群選択信号としてシフトさせるためのシフト回路とを含
   むものであることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。 ３、上記半導体記憶装置は、画像処理用メモリとして用
   いられるダイナミック型ＲＡＭであることを特徴とする
   特許請求の範囲第１項記載の半導体記憶装置。