KR950023576A - 듀얼포트를 가지는 그래픽램 및 그래픽램의 시리얼데이타 액세스방법 - Google Patents

듀얼포트를 가지는 그래픽램 및 그래픽램의 시리얼데이타 액세스방법 Download PDF

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Abstract

본 발명은 그래픽시스템에 쓰이는 그래픽램에서 특히 듀얼포트메모리로 이루어지는 디스플레이용 그래픽램에 관한 것으로, 본 발명은 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하는 그래픽램에 있어서, 각각 랜덤 출력경로와 시리얼출력경로를 공유하는 다수개의 서브블럭으로 이루어지는 램어레이를 가지고 상기 램어레이 중 특정 서브블럭이 상기 시리얼출력경로를 통해 상기 디스플레이장치로 디스플레이동작을 진행하는 동안 나머지 램어레이의 랜덤출력경로로 랜덤액세스가 가능하게 이루어지는 그래픽램 및 이를 이용한 그래픽램의 시리얼데이타 액세스방법을 개시하였다. 이와 같은 본 발명에 의한 그래픽램은, 시리얼 데이타 출력을 하기 위한 별도의 데이타레지스터의 구성을 제거하면서도 시리얼데이타 출력을 램어레이만으로 수행함에 의해, 쎌코아영역에 램어레이만 형성되므로서 칩 크기를 줄일 수 있는 효과가 있고, 또한 이로부터 칩 가격을 낮출 수 있는 효과를 유발한다. 또한 기존의 비디오램을 위한 컨트롤러를 가지는 시스템과 호환성을 유지할 수 있는 부가적인 잇점이 있다.

Description

듀얼포트를 가지는 그래픽램 및 그래픽램의 시리얼데이타 액세스방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 그래픽램의 내부구성을 보여주는 도면,
제3도는 제2도의 램용/시리얼용 컬럼 전송경로를 보여주는 회로도.
제4도는 본 발명에 의한 그래픽램의 동작타이밍도.

Claims (20)

  1. 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하느 그래픽램에 있어서, 각각 랜덤 출력경로와 시리얼출력경로를 공유하는 다수개의 서브블럭으로 이루어지는 램어레이를 가지고 상기 램어레이 중 특정 서브블럭이 상기 시리얼출력경로를 통해 상기 디스플레이장치로 디스플레이 동작을 진행하는 동안 나머지 램어레이의 랜덤출력경로로 랜덤액세스가 가능하게 이루어지는 그래픽램.
  2. 제1항에 있어서, 상기 그래픽램이 한번의 로우인에이블에 의해 대응 로우에 있는 모든 컬럼의 선택이 이루어지는 시리얼액세스를 하나의 동작모드로 가짐을 특징으로 하는 그래픽램.
  3. 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하는 그래픽램에 있어서, 상기 시스템의 제1제어에 응답하여 램어레이의 데이타를 상기 시스템과 액세스하는 동안에 상기 시스템의 제2제어에 응답하여 상기 램어레이의 데이타를 상기 디스플레이장치로 출력하는 그래픽램.
  4. 제3항에 있어서, 상기 그래픽램이 한번의 로우인에이블에 의해 대응 로우에 있는 모든 컬럼의 선택이 이루어지는 시리얼액세스를 하나의 동작모드로 가짐을 특징으로 하는 그래픽램.
  5. 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하는 그래픽램에 있어서, 다수개의 메모리쎌들로 이루어지는 제1램어레이와, 다수개의 메모리쎌들로 이루어지는 제2램어레이와, 상기 제1램어레이의 데이타를 상기 시스템과 액세스하기 위한 제1램용 전송수단과, 상기 제1램어레이의 데이타를 상기 디스플레이용 데이타로 출력하기 위한 제1시리얼 전송수단과, 상기 제2램어레이의 데이타를 상기 시스템과 액세스하기 위한 제2램용 전송수단과, 상기 제2램어레이의 데이타를 상기 디스플레이용 데이타로 출력하기 위한 제2시리얼 전송수단을 각각 구비하고, 상기 제1램어레이와 제2램어레이의 각 데이타가 상기 시스템과 디스플레이장치로 선택적으로 출력함을 특징으로 하는 그래픽램.
  6. 제5항에 있어서, 상기 그래픽램이 한번의 로우인에이블에 의해 대응 로우에 있는 모든 컬럼의 선택이 이루어지는 시리얼액세스를 하나의 동작모드로 가짐을 특징으로 하는 그래픽램.
  7. 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하는 그래픽램에 있어서, 제1램어레이와, 제2램어레이와, 상기 제1램어레이에 연결되는 제1데이타입축력선과, 상기 제2램어레이에 연결되는 제2데이타입출력선과, 상기 제1데이타입출력선에 연결된 제1램용 멀티플렉서와, 상기 제1데이타입출력선에 연결된 제1시리얼 멀티플렉서와, 상기 제2데이타출력선에 연결된 제1램용 멀티플렉서와, 상기 제2데이타입출력선에 연결된 제2시리얼 멀티플렉서를 각각 구비하고, 상기 제1램어레이가 상기 시스템과 액세스시에 상기 제2램어레이가 상기 디스플레이용 데이타를 출력함을 특징으로 하는 그래픽램.
  8. 제7항에 있어서, 상기 그래픽램이 한번의 로우인에이블에 의해 대응 로우에 있는 모든 컬럼의 선택이 이루어지는 시리얼액세스를 하나의 동작모드로 가짐을 특징으로 하는 그래픽램.
  9. 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하는 그래픽램에 있어서, 다수개의 메모리쎌들로 이루어지는 램어레이와, 상기 램어레이의 행을 선택하는 워드라인과, 사이 램어레이의 열을 선택하여 상기 메모리쎌의 데이타를 전송하는 비트라인과, 상기 비트라인을 통해 램어레이로 부터 독출되는 데이타를 전위증폭하는 비트라인센스앰프와, 공통입출력선과, 상기 비트라인센스앰프와 상기 공통입출력선과의 사이에 형성되고 랜덤액세스에 전류통로가 형성되는 제1경로와, 상기 비트라인센스앰프와 사기 공통입출력선과의 사이에 형성되고 시리얼액세스시에 전류통로가 형성되는 제2경로와, 상기 제1경로로 전송되어 상기 공통입출력선에 실린 데이타를 멀티플렉싱하는 랜덤액세스용 멀티플렉서와, 상기 제2경로로 전송되어 상기 공통입출력선에 실린 데이타를 멀티플렉싱하는 시리얼엑세스용 멀티플렉스를 구비함을 특징으로 하는 그래픽램.
  10. 제9항에 있어서, 상기 그래픽램이 한번의 로우인에이블에 의해 대응 로우에 있는 모든 컬럼의 선택이 이루어지는 시리얼액세스를 하나의 동작모드로 가짐을 특징으로 하는 그래픽램.
  11. 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하는 그래픽램의 시리얼 데이타 액세스방법에 있어서, 각각 랜덤출력경로와 시리얼출력경로를 공유하는 다수개의 서브블럭으로 이루어지는 램어레이를 가지고 상기 램어레이 중 특정 서브블럭이 상기 시리얼출력경로를 통해 상기 디스플레이장치로 디스플레이동작을 진행하는 동안 나머지 램어레이의 랜덤출력경로로 랜덤액세스가 가능하게 이루어지는 그래픽램의 시리얼데이타액세스방법.
  12. 제11항에 있어서, 상기 그래픽램이 한번의 로우인에이블에 의해 대응 로우에 있는 모든 컬럼의 선택이 이루어지는 시리얼액세스를 하나의 동작모드로 가짐을 특징으로 하는 그래픽램의 시리얼데이타 액세스방법.
  13. 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하는 그래픽램의 시리얼데이타 액세스방법에 있어서, 상기 시스템의 제1제어에 응답하여 램어레이의 데이타를 상기 시스템과 액세스하는 동안에 상기 시스템의 제2제어에 응답하여 상기 램어레이의 데이타를 상기 디스플레이장치로 출력하는 그래픽램의 시리얼데이타액세스방법.
  14. 제13항에 있어서, 상기 그래픽램이 한번의 로우인에이블에 의해 대응 로우에 있는 모든 컬럼의 선택이 이루어지는 시리얼액세스를 하나의 동작모드로 가짐을 특징으로 하는 그래픽램의 시리얼데이타 액세스방법.
  15. 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하는 그래픽램의 시리얼 데이타 액세스방법에 있어서, 다수개의 메모리쎌들로 이루어지는 제1램어레이와, 다수개의 메모리쎌들로 이루어지는 제2램어레이와, 상기 제1램어레이의 데이타를 상기 시스템과 액세스하기 위한 제1램용 전송수단과, 상기 제1램어레이의 데이타를 상기 디스플레이용 데이타로 출력하기 위한 제1시리얼 전송수단과, 상기 제2램어레이의 데이타를 상기 시스템과 액세스하기 위한 제2램용 전송수단과, 상기 제2램어레이의 데이타를 상기 디스플레이용 데이타로 출력하기 위한 제2시리얼 전송수단을 각각 구비하고, 상기 제1램어레이와 제2램어레이의 각 데이타가 상기 시스템과 디스플레이장치로 선택적으로 출력함을 특징으로 하는 그래픽램의 시리얼데이타액세스방법.
  16. 제15항에 있어서, 상기 그래픽램이 한번의 로우인에이블에 의해 대응 로우에 있는 모든 컬럼의 선택이 이루어지는 시리얼액세스를 하나의 동작모드로 가짐을 특징으로 하는 그래픽램의 시리얼데이타 액세스방법.
  17. 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하는 그래픽램의 시리얼 데이타 액세스방법에 있어서, 제1램어레이와 제2램어레이와, 상기 제1램어레이에 연결되는 제1데이타입출력선과, 상기 제2램어레이에 연결되는 제2데이타입출력선과, 상기 제1데이타입출력선에 연결된 제1램용 멀티플렉서와, 상기 제1데이타입출력선에 연결된 제1시리얼 멀티플렉서와, 상기 제1데이타입출력선에 연결된 제1시리얼 멀티플렉서와, 상기 제2데이타입출력선에 연결된 제1램용 멀티플렉서와, 상기 제2데이타입출력선에 연결된 제2시리얼 멀티플렉서를 각각 구비하고, 상기 제1램어레이가 상기 시스템과 액세스시에 상기 제2램어레이가 상기 디스플레이용 데이타를 출력함을 특징으로 하는 그래픽램의 시리얼데이타액세스방법.
  18. 제17항에 있어서, 상기 그래픽램이 한번의 로우인에이블에 의해 대응 로우에 있는 모든 컬럼의 선택이 이루어지는 시리얼액세스를 하나의 동작모드로 가짐을 특징으로 하는 그래픽램의 시리얼데이타액세스방법.
  19. 시스템의 제어에 응답하여 디스플레이장치로 디스플레이용 데이타를 출력하는 그래픽램의 시리얼 데이타 액세스방법에 있어서, 다수개의 메모리쎌들로 이루어지는 램어레이의 행을 워드라인으로 선택하는 제1과정과, 상기 램어레이의 열을 비트라인으로 선택하여 상기 메모리쎌의 데이타를 전송하는 제2과정과, 상기 비트라인을 통해 램어레이로부터 독출되는 데이타를 비트라인센스앰프로 전위증폭하는 제3과정과, 상기 비트라인센스앰프와 소정의 공통입출력선과의 사이에 제1경로가 형성되고 램덤액세스시에 상기 제1경로로 전류통로가 형성되는 제4과정과, 상기 비트라인센스앰프와 상기 공통 입출력선과의 사이에 제2경로가 형성되고 시리얼액세스시에 상기 제2경로로 전류통로가 형성되는 제5과정과, 상기 제1경로로 전송되어 상기 공통입출력선에 실린 데이타를 랜덤액세스용 멀티플렉서로 멀티플렉싱하는 제6과정과, 상기 제2경로로 전송되어 상기 공통입출력선에 실린 데이타를 시리얼액세스용 멀티플렉스로 멀티플렉싱하는 제7과정을 구비함을 특징으로 하는 그래픽램의 시리얼데이타액세스방법.
  20. 제19항에 있어서, 상기 그래픽램이 한번의 로우인에이블에 의해 대응 로우에 있는 모든 컬럼의 선택이 이루어지는 시리얼엑세스를 하나의 동작모드로 가짐을 특징으로 하는 그래픽램의 시리얼데이타 액세스방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9805476D0 (en) 1998-03-13 1998-05-13 Cambridge Display Tech Ltd Electroluminescent devices
DE10041796A1 (de) * 2000-08-25 2002-03-14 Infineon Technologies Ag Elektronische Verstärkerschaltung mit schaltbarem Eingangstransistor
KR100641184B1 (ko) * 2005-01-29 2006-11-06 엘지전자 주식회사 엘시디 구동 칩의 명령 레지스터 구성 방법
US20080215807A1 (en) * 2007-03-02 2008-09-04 Sony Corporation Video data system

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4747081A (en) * 1983-12-30 1988-05-24 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing serial shift registers selected by column address
JPH0812753B2 (ja) * 1984-12-05 1996-02-07 株式会社東芝 ダイナミック型メモリ
JPS63160094A (ja) * 1986-12-24 1988-07-02 Toshiba Corp シリアル・アクセス・メモリ
JPH0760595B2 (ja) * 1988-01-12 1995-06-28 日本電気株式会社 半導体メモリ
US4937781A (en) * 1988-05-13 1990-06-26 Dallas Semiconductor Corporation Dual port ram with arbitration status register
JP2927293B2 (ja) * 1989-08-31 1999-07-28 株式会社東芝 ダイナミック型半導体メモリ装置
JPH0469687A (ja) * 1990-07-10 1992-03-04 Minolta Camera Co Ltd 現像装置
JPH0489687A (ja) * 1990-07-25 1992-03-23 Oki Electric Ind Co Ltd 同期式バーストアクセスメモリ
JP2715004B2 (ja) * 1991-01-07 1998-02-16 三菱電機株式会社 半導体メモリ装置
JP3316592B2 (ja) * 1991-06-17 2002-08-19 サン・マイクロシステムズ・インコーポレーテッド 二重バッファ・出力ディスプレー・システム、および、第１のフレーム・バッファおよび第２のフレーム・バッファ相互間の切り換えを行う方法
JP2947664B2 (ja) * 1992-03-30 1999-09-13 株式会社東芝 画像専用半導体記憶装置
US5519413A (en) * 1993-11-19 1996-05-21 Honeywell Inc. Method and apparatus for concurrently scanning and filling a memory
US5523979A (en) * 1995-04-13 1996-06-04 Cirrus Logic, Inc. Semiconductor memory device for block access applications

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