JPS63160094A

JPS63160094A - シリアル・アクセス・メモリ

Info

Publication number: JPS63160094A
Application number: JP61306307A
Authority: JP
Inventors: Shozo Saito; 斎藤　昇三
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-24
Filing date: 1986-12-24
Publication date: 1988-07-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体メモリ、特にシリアルアクセ　スが可能
なダイナミック型メモリに関する。

（従来の技術）ＭＯＳ型（絶縁ゲート型）のダイナミックＲＡＭ（ラン
ダム・アクセス・メモリ）の市場はとどまることなく伸
び続けておシ、これと同時に、その応用分野も拡大して
いる。特に、画像分野を狙った特殊用途向けのメモリの
開発が急激な立ち上がシを見せている。例えば、小型Ｏ
Ａ（オフィス・オートメーシ冒ン）機器のディスプレイ
やプリンタ用のメモリ、グラフィックやカメラ入力の画
像データを扱う用途のメモリ、テレビやＶＴＲ（ビデオ
・テープレコーダ）などのディジタル画像処理用のメモ
リ等である。これらの特殊用途向けのメモリとして、ラ
インメモリ、フィールドメモリ、デュアルホードメモリ
などシリアル・アクセス機能付きのメモリが殆んどであ
る。そし客、今後とも標準メモリでは実現し難い特定の
システムを強く指向したダイナミックメモリの製品が要
求されるものと考えられる。

ところで、画像処理用のシリアル・アクセス・メモリと
して最も代表的なものはフィールド・メモリであシ、こ
れはテレビやＶＴＲの１画面分を記憶するものである。

従って、１水平走査線分に相当する１行分のデータを高
速にシリアルに入出力する機能と、１画面分の走査線の
数に相当する行を有している。第２図は従来のフィール
ドメモリ用のシリアル・アクセス・メモリを示している
。

ここで、２１はｍ行×ｎ列のダイナミック型メモリセル
アレイ、２２は行アドレスバッファ、２３は行デコーダ
／ドライバ、２４は上記メモリセルアレイにおける列を
構成するビット線に接続されるセンスアンプ、２５はデ
ータ転送ケ゛−ト、２６はデータレジスタ、２７はマル
チプレクサ、２８はデータセレクタ、２９はシリアルア
クセスカワンタ、３０はリフレッシュアドレスカウンタ
、３１は入出力バッファである。

上記メモリの基本的な動作としては、先ず、行デコーダ
／ドライバ２３によりメモリセルアレイ２１中の１本の
ワード線を選択し、各ビット線にメモリセルの情報を取
シ出す。次に、ビット線の微少信号をセンスアンプ２４
によυ増幅し、データ転送ｅ　−）　２５によ９１行分
のデータをデータレジスタ２６に一度に転送し、その後
、センスアンプ２４との接続を切シ離す。その後、デー
タセレクタ２８によシマルチグレクサ２７を制御してデ
ータレジスタ２６内のデータを順次読み出すことによシ
、１行分のデータをシリアルに読み出す。

書き込み動作は、上記とは反対に、データレ・ゾスタ２
６にデータを順次省き込み、データ転送ゲート２５によ
９１行分のデータをセンスアンｆ２４に一度に転送して
曹き込む。

上記従来のフィールド・メモリ゛の欠点は、センスアン
プ２４からデータレジスタ２６にデータ転送するのに１
メモリサイクル必要なことである。

この１メモリサイクルヲテイスプレイの水平走査帰線期
間に行うことでメモリの効率を上げることができるが、
１行分のメモリのビット数が合わない場合は効率が非常
に悪い。なお、最近の高級ディスプレイ用のプーアル・
ポート・メモリにおいては、上記データ転送サイクルを
通常の読み出しサイクル内で伝えるように予備のデータ
バッファを設けるなど複雑な回路を使用している。

もう１つの欠点は、センスアンｆ２４とデータレジスタ
２６という同じ機能を持ったデータラッチを二重に備え
ていることである。従って、非常に多くのチップ面積を
必要とし、経済的に不利である。なお、この二重データ
ラッチの方式の長所は、データのシリアルアクセス中は
センスアンプ２４を独立にリフレッシュ動作に使用でき
る点である。つまシ、任意の行を選択してデータをデー
タレジスタ２６に転送した後、リフレッシュアドレスカ
ウンタ３０のアドレス出力により他の行を選択させてセ
ンスアンプ２４を用いてリフレッシュ動作を行なうこと
ができる。

（発明が解決しようとする問題点）本発明は、上記したようにセンスアンプからデータレジ
スタにデータ転送するためのデータ転送サイクルを必要
とした夛、同じ機能を持ったデータラッチを二重に備え
ることに伴う問題点を解決すべくなされたもので、上記
データ転送サイクルを必要としないで容易に連続的にシ
リアルアクセスが可能であり、データレジスタを使用せ
ずに二重データラッチ構成を有することでチップ面積が
小さくて済むシリアル・アクセス・メモリを提供するこ
とを目的とする。

［発明の構成］（問題点を解決するための手段）本発明は、ダイナミックメモリセルをｍ行Ｘｎ列のプレ
イ状に配置したメモリセルアレイを有し、シリアルアク
セス可能なシリアル・アクセヌメモリにおいて、メモリ
セルアレイの各列（ｎ列の両端側にそれぞれデータ転送
ゲートを介してセンスアンプを接続し、このメモリセル
アレイＫＮして設けられた二系列のセンスアンプを交互
に使用して連続シリアルアクセス動作を行わせるように
したことを特徴とする。

（作用）上記メモリによれば、ｆ−タレジスタを使用せずに二重
データラッテ構成を有するので、チップ面積が小さくて
済み、センスアンプからデータレノスタにデータを転送
するためのデータ転送サイクルを必要とせずに容易に連
続シリアルアクセス動作が可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、たとえばフィールドメモリ用のシリアル・ア
クセス・メモリの要部を示しておシ、１はｍ行×ｎ列の
プレイ状にダイナミックメモリセ・　　ルが配置されて
いるメモリセルアレイ、２および）　　３はメモリセル
アレイ１のｍ本のワード線のうち１本を選択するための
行アドレスバッファおよび行デコーダ／ドライバ、４お
よび５は上記行アドレスバッファ２にシリアルアクセス
動作時に行アドレスを与える行アドレス発生用アップ・
ダウンカウンタおよびアドレスラッチ、６は上記行アド
レスバッファ２にリフレッシュ動作のためのリフレッシ
ュアドレスを与えるリフレッシュ・アドレスカワンタで
ある。そして、上記メモリセルアレイＩＯｎ列の両端側
（たとえばメモリセルアレイ１の両側）にそれぞれデー
タ転送’ｒ−ドア□　。

７！を介してｎ個のセンスアンプ回路８．．８゜が接続
されている。さらに、シリアルアクセス動作を行うため
に上記センスアンプ回路８．．８゜に各対応して信号接
続関係を切換選択するマルチプレクサ９１＋９１が接続
され、このマルチプレクサ９．，９．に対応してその動
作を制御するためのデータセレクタ１０Ｌ１１０．が接
続されている。

前記データセレクタ１０１，１０．にはシリアルアドレ
スカウンタ１１が接続されておシ、前記マルチプレクサ
９□　、９．には入出力バッ７ア１２が接続されている
。そして、上記メモリセルアレイ１の両側に設けられた
二系列のデータ転送ケ゛−ト、センスアンプ回路、マル
チプレクサ、データセレクタを後述するように交互に使
用して連続的なシリアルアクセス動作を可能にするため
の制御回路１３が設けられている。

次に、メモリにおける連続シリアル読み出し動作を説明
する。

外部から行アドレス信号が入力してシリアルアクセス動
作が開始すると、行アドレスバッファ２および行デコー
ダ／ドライバ３の動作によシ上記アドレス信号に応じた
１本のワード線が選択され、このワード線に接続されて
いるｎ個のメモリセルの記憶情報が各対応して接続され
ているはット線に読み出される。この際、先ずメモリセ
ルアレイ１のたとえば右側のデータ転送ダート７１が開
き、前記ビット線の微小電位をセンスアンｆｓ、が増幅
し、その後、上記データ転送ダート７□が閉じる〜≧衣
に、シリアルアドレスカウンタ１１が動作し、その出力
を受けてデータセレクタ１０．がマルチプレクサ９１を
制御し、マルチプレクサ９□によ［ｎ個のセンスアンプ
８□の情報の１つが屓次入出力パッファ１２に送シ込ま
れ、シリアルにデータが読み出される。

一方、上記のようにシリアルにデータが読み出されてい
る間に、内部の行アドレス発生用アップ・ダウンカウン
タ４によシ次に読み出すべき行アドレスを発生させ、次
の行のデータをメモリセルアレイ１の左側の系列のデー
タ転送ｒ−ドア２、センスアンプ回路８２により読み出
しておく。そして、前記データセレクタ１０．のセレク
タ動作が終了した４次のサイクルからデータセレクタ１
０２の動作が開始して連続的にシリアルデータの読み出
しが行われる。

一方、連続シリアル書き込み動作も、上記読み出し動作
と同様に二系列を交互に使用する。即ち、入出力バッフ
ァ１２からのシリアルデータをそれぞれのマルチプレク
サ９□　、９ｔを介してセンスアンプ回路＆１．８．に
交互に書き込み、さらに、このセンスアンプ回路”ｌ＋
８１に各対応するデータ転送ダート７Ｉ　、７！を交互
に開いてメモリセルアレイに対する書き込みを行うこと
が可能となる。

なお、センスアンプ回路が動作してメモリセルアレイか
らデータを読み出したシ、メモリセルアレイにデータを
唇き込んだりする動作はｌメモリサイクルで十分である
。従って、一方のセンスアンプ回路からｎ個のデータを
シリアルに読み出す間、他方のセンスアンプ回路は（ｎ
−１）メモリサイクルは動作する必要がない。そこで、
メモリセルからセンスアンプ回路へデータ転送を行うの
は、前記シリアルに読み出されるｎ個のデータのうちの
ｎ１固目のデータを読み出しているときとし、他のデー
タ（１個目からｎ　−１個目までのデータ）を読み出し
ている間は、他方のセンスアンプ回路をリフレッシュ動
作に使用している。つまり、このとき内部のリフレッシ
ュ・アドレスカウンタ６の出力に応じて順次ワード線を
開かせることによってリフレッシュ動作を行わせる。リ
フレッシュ周期は、外部からリフレッシュコントロール
信号を入力してオートリフレッシュ動作を行わせる場合
、または内部にタイマを設けてタイマ出力に基いてセル
フリフレッシュ動作を行わせる場合のいずれでも所要の
値を選択設定することが可能である。

［発明の効果］上述したように本発明のシリアル・アクセス・メモリに
よれば、前述したデュアルポートメモリにおけるような
データ転送ケイクルを省くために予備のデータパ、ファ
を設けるなどの複雑な回路を使用しなくても、比較的容
易に連続シリアルアクセス動作が可能になる。また、従
来のフィールドメモリにおけるようなデータレジスタを
使用しないで二重データラッチ構成となっているので、
チップ面積が小さくて済む。また、上記二重データラッ
テ構成により、二系列設けられているセンスアンプの一
方を用いてシリアルデータを入出力している間に、他方
のセンスアンプを用いてリフレッシュ動作を行うことが
可能である。

【図面の簡単な説明】

第１図は本発明のシリアル・アクセス・メモリの一実施
例を示すブロック図、第２図は従来のシリアル・アクセ
ス・メモリを示すブロック図である。１・・・メモリセルアレイ、４・・・行アドレス発生用
アップ・ダヮンカウンタ、６・・リフレッシュ・アドレ
スカウンタ、７１．７．・・・データ転送ｒ−）、８１
１１４１！・・・センスアン７’、９１！９１・・・マ
ルチプレクサ、１０．．１０．・・・データセレクタ、
１１・・・シリアルアドレスカウンタ、１２・・・入出
力バッファ、１３・・・制御回路。

Claims

【特許請求の範囲】

（１）ダイナミックメモリセルをアレイン状に配置した
メモリセルアレイを有し、シリアルアクセス可能なシリ
アル・アクセス・メモリにおいて、メモリセルアレイの
各列の両端側にそれぞれデータ転送ゲートを介してセン
スアンプを接続し、このメモリセルアレイに対して設け
られた二系列のセンスアンプを交互に使用して連続シリ
アルアクセス動作を行うようにしてなることを特徴とす
るシリアル・アクセス・メモリ。
（２）前記二系列のセンスアンプにそれぞれ対応してマ
ルチプレクサを接続し、この二系列のマルチプレクサに
それぞれ対応してデータセレクタを接続し、上記二系列
のマルチプレクサに共通に入出力バッファを接続してな
ることを特徴とする前記特許請求の範囲第１項記載のシ
リアル・アクセス・メモリ。
（３）前記二系列のセンスアンプは、一方のセンスアン
プがシリアルアクセス動作をしている際、他方のセンス
アンプはシリアルアクセスの最終アクセス時のみメモリ
セルとの間でデータ転送を行うが、残りの時間はリフレ
ッシュ動作を行うようにしてなることを特徴とする前記
特許請求の範囲第１項記載のシリアル・アクセス・メモ
リ。