JPS583194A - イメ−ジ処理用メモリ・システム - Google Patents
イメ−ジ処理用メモリ・システムInfo
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- JPS583194A JPS583194A JP56101495A JP10149581A JPS583194A JP S583194 A JPS583194 A JP S583194A JP 56101495 A JP56101495 A JP 56101495A JP 10149581 A JP10149581 A JP 10149581A JP S583194 A JPS583194 A JP S583194A
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- JP
- Japan
- Prior art keywords
- ecc
- memory
- dots
- dot
- unit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、イメージ処理用メモリ・システム、特にR,
pxs、qの大きさをもつイメージ配列からIXpqま
たはpxqの副配列を任意に切出しかつ1メモリ・サイ
クルでリード/ライトできるようにしたメモリ・システ
ムにおいて、1×qドツトに対応してBCCを与えると
共に記憶モジュールに対してはECC境界で区分される
形で1x hpqドツトまたはpxhqドツトをもって
り一ド/ライトするよう構成し、記憶内容に対してEC
Cによるエラー訂正機能を与えるようにしたイメージ処
理用メモリ・システムに関するものである。
pxs、qの大きさをもつイメージ配列からIXpqま
たはpxqの副配列を任意に切出しかつ1メモリ・サイ
クルでリード/ライトできるようにしたメモリ・システ
ムにおいて、1×qドツトに対応してBCCを与えると
共に記憶モジュールに対してはECC境界で区分される
形で1x hpqドツトまたはpxhqドツトをもって
り一ド/ライトするよう構成し、記憶内容に対してEC
Cによるエラー訂正機能を与えるようにしたイメージ処
理用メモリ・システムに関するものである。
イメージ処理に当っては、処理の都合上から例ば1xp
qドツトあるいは’IIXQドツトの形での副配列をリ
ード/ライトすることが望まれ、かつ該リード/ライト
を1メモリ・サイクルで実行することが望まれる。この
点を解決するメモリ・システムとして、特公昭54−3
9098号公報に示される如きメモリ・システムが提案
されている。
qドツトあるいは’IIXQドツトの形での副配列をリ
ード/ライトすることが望まれ、かつ該リード/ライト
を1メモリ・サイクルで実行することが望まれる。この
点を解決するメモリ・システムとして、特公昭54−3
9098号公報に示される如きメモリ・システムが提案
されている。
この種のメモリ・システムは、きわめて巧みに構成され
ていて、上記の希望を解決しているものであるが、該シ
ステムにおいてエラー訂正コードれは、1語をひとかた
まりとしてECCを附与したとしても、リード/ライト
される上記副配列が1語単位の途中から1xpqドツト
分を指定されることがあってECC処理を必らずしも正
しく行ない得ないことや、上記副配列がxxpqドツト
の形あるいはpXqドツトの形で任意に行なわれること
からいずれの形に対してもECC処理を行なうようにす
ることがむづかしいことなどに起因している。
ていて、上記の希望を解決しているものであるが、該シ
ステムにおいてエラー訂正コードれは、1語をひとかた
まりとしてECCを附与したとしても、リード/ライト
される上記副配列が1語単位の途中から1xpqドツト
分を指定されることがあってECC処理を必らずしも正
しく行ない得ないことや、上記副配列がxxpqドツト
の形あるいはpXqドツトの形で任意に行なわれること
からいずれの形に対してもECC処理を行なうようにす
ることがむづかしいことなどに起因している。
本発明は、上記の点を解決することを目的としておL(
t)xxqドツトをひとかたまりとしてECCを附与し
、(1)記憶モジュールに対するリード/ライトに当っ
ては上記副配列よりも大きいメモリ副配列例えばI X
kPQドツト′4たは’I)Xkqドツトをひとかた
まりとしてリード/ライトし、(1)ECC処理を実行
した上で上記ECCが附与されているECC境界をもっ
て区分されていないようなtxpqドツトまたはp×q
ドツトの副配列について所望な選択を行なわせるように
して、上記の問題を解決するようにすることを目的とし
ている。そしてそのため、本発明のイメージ処理用メモ
リ・システムは、p−q−Rおよびsを設計ハラメータ
としてプール値を有するイメージ点■(j、j)(但し
O≦t < R−t′およびOLj<8−q)カラなる
R−pXs−qイメージ配列を記憶す゛ることかでき、
上記イメージ配列のIXpqtたはpXQの任意の副配
列におけるpq個のイメージ点が単一のメモリ・サイク
ルで読出されまたは書込みされるワード編成型ランダム
・アクセス・メモリ・システムであって、該メモリ・シ
ステムがR8個以上のイメージ点を異なった記憶位置に
記憶し得るpq個の記憶モジュールで構成され、かつ該
番記憶モジュールが1つの記憶位置だけを一時にアクセ
スされる記憶手段とイメージ点工(ssj)KついてM
(S # j)番目の記憶モジュール中の記憶位置A(
s、j)に対してリードおよび/またはライトするため
のアクセス手段とを有するメモリ・システムにおいて、
上記M (t 。
t)xxqドツトをひとかたまりとしてECCを附与し
、(1)記憶モジュールに対するリード/ライトに当っ
ては上記副配列よりも大きいメモリ副配列例えばI X
kPQドツト′4たは’I)Xkqドツトをひとかた
まりとしてリード/ライトし、(1)ECC処理を実行
した上で上記ECCが附与されているECC境界をもっ
て区分されていないようなtxpqドツトまたはp×q
ドツトの副配列について所望な選択を行なわせるように
して、上記の問題を解決するようにすることを目的とし
ている。そしてそのため、本発明のイメージ処理用メモ
リ・システムは、p−q−Rおよびsを設計ハラメータ
としてプール値を有するイメージ点■(j、j)(但し
O≦t < R−t′およびOLj<8−q)カラなる
R−pXs−qイメージ配列を記憶す゛ることかでき、
上記イメージ配列のIXpqtたはpXQの任意の副配
列におけるpq個のイメージ点が単一のメモリ・サイク
ルで読出されまたは書込みされるワード編成型ランダム
・アクセス・メモリ・システムであって、該メモリ・シ
ステムがR8個以上のイメージ点を異なった記憶位置に
記憶し得るpq個の記憶モジュールで構成され、かつ該
番記憶モジュールが1つの記憶位置だけを一時にアクセ
スされる記憶手段とイメージ点工(ssj)KついてM
(S # j)番目の記憶モジュール中の記憶位置A(
s、j)に対してリードおよび/またはライトするため
のアクセス手段とを有するメモリ・システムにおいて、
上記M (t 。
j)とA((、j)とが夫々
S<8および87/ p (r
で与えられるときに、
(但し/は端数を切捨てた商、〃は剰余)で与えられる
と共に、j−0を起点とするlxqドツト毎に生成され
たBCCコードをもち、かつi x hpqドツトまた
はPXkQドツト(但しkは1より大なる整数)のメモ
リ副配列をECC境界をもって上記記憶モジュールに対
してリード/ライトされるよう構成され、上記1xpq
またはp×qの副配列をもって処理装置における処理単
位としたことを特徴としている。以下図面を鯵照しつつ
説明する。
と共に、j−0を起点とするlxqドツト毎に生成され
たBCCコードをもち、かつi x hpqドツトまた
はPXkQドツト(但しkは1より大なる整数)のメモ
リ副配列をECC境界をもって上記記憶モジュールに対
してリード/ライトされるよう構成され、上記1xpq
またはp×qの副配列をもって処理装置における処理単
位としたことを特徴としている。以下図面を鯵照しつつ
説明する。
第1図ないし第3図は夫々本発明が適用されるメモリ・
システムにおけるイメージ格納の態′JrM’e説明す
る鰭明図、第4図は本発明に用いられる記憶モジュール
におけるECC単位を!+?明する欽明図、第5図(3
)は1×9Qドツト副配列処理c以下t−0モードとい
う)における記憶上ジュールに対する一実施例アクセス
巣位、第5図(Blはpxqドツト副配列処堆(以下t
”=1モードという)における記憶モジュールに対する
一実施例アクセス単位、第6図は記憶装電に対する一実
施例リード/ライト処理構成、第7図は第6図図示のセ
レクト回路の一実施例構成を示す。
システムにおけるイメージ格納の態′JrM’e説明す
る鰭明図、第4図は本発明に用いられる記憶モジュール
におけるECC単位を!+?明する欽明図、第5図(3
)は1×9Qドツト副配列処理c以下t−0モードとい
う)における記憶上ジュールに対する一実施例アクセス
巣位、第5図(Blはpxqドツト副配列処堆(以下t
”=1モードという)における記憶モジュールに対する
一実施例アクセス単位、第6図は記憶装電に対する一実
施例リード/ライト処理構成、第7図は第6図図示のセ
レクト回路の一実施例構成を示す。
まず、本発明の基礎となっている前記IBM特許につい
て概説する。まず、第1図(A)の様なM x Nドツ
トのイメージ配列1を考える。例えばA4サイズの用紙
なら M = 1728ドツト、N=2288ドツト、: G
3FAXである(以下白黒画面だけを考えるので1ドツ
ト=1ビツトとする)。
て概説する。まず、第1図(A)の様なM x Nドツ
トのイメージ配列1を考える。例えばA4サイズの用紙
なら M = 1728ドツト、N=2288ドツト、: G
3FAXである(以下白黒画面だけを考えるので1ドツ
ト=1ビツトとする)。
次に1図のようなpqxl (縦一列)、PXQ(矩形
)、1xzzr(横一列)のjfビットの並び即ち副配
列2を考え、そのアドレスを先頭ビットの位置I(j、
j)で表示する。
)、1xzzr(横一列)のjfビットの並び即ち副配
列2を考え、そのアドレスを先頭ビットの位置I(j、
j)で表示する。
次に1第1図(Blのような一語がpqビットの従来型
のメモリシステム3を考える(例えば、9−q−4力ら
ば一語は16ビツト1.−8、q−4なら一語は32ビ
ツト)。
のメモリシステム3を考える(例えば、9−q−4力ら
ば一語は16ビツト1.−8、q−4なら一語は32ビ
ツト)。
IBMの特許では、この従来型のメモリを用いて上記イ
メージ配列を展開し、その中の任意の副配列を(その副
配列のタイプに応じたモードで)lメモリサイクルで読
み書きできるようにしている。
メージ配列を展開し、その中の任意の副配列を(その副
配列のタイプに応じたモードで)lメモリサイクルで読
み書きできるようにしている。
このようなアクセス機能を従来型のメモリで実現するた
めに、次のような3つの機能を新たに付は加えている(
以下’II””Q”4を例忙とる)。
めに、次のような3つの機能を新たに付は加えている(
以下’II””Q”4を例忙とる)。
(1)行アドレスと列アドレス
1ラスタ分のデータを1語単位に折シたたんで格納する
必要から、第1図(B) K示すように従来型のアドレ
スを行アドレスと列アドレスに分割し、夫々独立に歩進
できるようにしている。
必要から、第1図(B) K示すように従来型のアドレ
スを行アドレスと列アドレスに分割し、夫々独立に歩進
できるようにしている。
(1)データをシフトして格納
第2図(A)の0〜■、■〜@、■〜OXo〜@のpx
qタイプのイメージデータを1メそリサイクルでアクセ
スする為には、少なくとも例えば■と■が同一チップ(
例えば0ビツト目)に配置されていては原理的に不可能
である。これを避けるには、例えば第2図(B)図示の
如<4=IK相当するアドレスではデータをqビット(
図では4ビツト)右サーキュラシフトして格納しておく
と良い。
qタイプのイメージデータを1メそリサイクルでアクセ
スする為には、少なくとも例えば■と■が同一チップ(
例えば0ビツト目)に配置されていては原理的に不可能
である。これを避けるには、例えば第2図(B)図示の
如<4=IK相当するアドレスではデータをqビット(
図では4ビツト)右サーキュラシフトして格納しておく
と良い。
更にイに2では2q(−8)ビット、イ=3では3q(
−x2)ビットの右サーキュラシフトを書き込み時に行
っておく。こうしておけば第2図(B)のように上記■
〜■、■〜[相]、0〜o10〜■のデータはO〜15
ビットに重なること無く配置され、したがって1メモリ
サイクルでアクセスできる可能性が生じる。
−x2)ビットの右サーキュラシフトを書き込み時に行
っておく。こうしておけば第2図(B)のように上記■
〜■、■〜[相]、0〜o10〜■のデータはO〜15
ビットに重なること無く配置され、したがって1メモリ
サイクルでアクセスできる可能性が生じる。
個) ビット毎のアドレス計算
イメージ処理を行う場合、先に述べたイメージデータの
先頭アドレスI((、j)は、任意に指定できる必要が
ある。第3図囚は二つの例を挙げている。1つは(s、
j)=(0,2)であシ、他は(1,5)の例である。
先頭アドレスI((、j)は、任意に指定できる必要が
ある。第3図囚は二つの例を挙げている。1つは(s、
j)=(0,2)であシ、他は(1,5)の例である。
第3図(Blにその対応する配置を示しである。このよ
うにイメージ配列上では連続しているデータも、実際の
メモリ上ではバラバラに配置され、そのアドレスも異な
ってくる。(<、j)を任意に指定できるようKすると
、全てのビットは互いに異なったアドレシングになり、
また先頭ビットアドレスも異なるので、ビット毎のアド
レス計算をアクセス毎に行う必要がでてくる。例えば、
jを偶数しか指定できないように制限すると0/1,2
/3.・・・14/15ビツト目は、それぞれ同一アド
レシングとなってアドレス計算回路は半分になる。また
、jを16の倍数に制限したのが従来のメモリで、この
場合はアドレス計算回路そのものが不要になる。
うにイメージ配列上では連続しているデータも、実際の
メモリ上ではバラバラに配置され、そのアドレスも異な
ってくる。(<、j)を任意に指定できるようKすると
、全てのビットは互いに異なったアドレシングになり、
また先頭ビットアドレスも異なるので、ビット毎のアド
レス計算をアクセス毎に行う必要がでてくる。例えば、
jを偶数しか指定できないように制限すると0/1,2
/3.・・・14/15ビツト目は、それぞれ同一アド
レシングとなってアドレス計算回路は半分になる。また
、jを16の倍数に制限したのが従来のメモリで、この
場合はアドレス計算回路そのものが不要になる。
但し、密度変換等を行う場合、このような制限は現実的
でない。
でない。
下記公報には、Ra p x S* qイメージ配列を
記憶し、このイメージ配列のI X F9または、’I
JXQの任意の副配列におけるpq個のイメージ点が単
一のメモリサイクルで読出しまたは書込み可能なワード
編成型ランダムアクセス・メモリ・システムの発明が開
示されている。
記憶し、このイメージ配列のI X F9または、’I
JXQの任意の副配列におけるpq個のイメージ点が単
一のメモリサイクルで読出しまたは書込み可能なワード
編成型ランダムアクセス・メモリ・システムの発明が開
示されている。
以下の説明け、特公昭54−39098号公報の記載を
前提とし、用いる記号もこれに準じている。なお、上記
公報ではイメージ点x(smj)に対応する記憶モジュ
ールM(s e j)と該記憶41iACt、j>を M(s、j)−((xq十j)メ’1pq(但し〆/は
剰余)および A(s+j)−(<〆j’ ) xa ” jlq :
a>8 ・−・・−(i)(但し〆け端数を切捨てた
商) に限定しているが、本発明はこれに限ることなくA((
、j)=ixr+j/pq : r>8/’P −伐
)(但し8=(j−+111q、a−pr)についても
同様に扱うこととする。なお、(2)式にツイテはり、
CJANVOORHIS & ’I’、H,M)RRI
N 17)論文「Memory 8yatgrna f
or Image Prooasaing 、 IE
EBTRANSACTION ON COMPIJT]
13R8、vol、 C−27,NO,2,P117(
1978) 、J に記載されている。
前提とし、用いる記号もこれに準じている。なお、上記
公報ではイメージ点x(smj)に対応する記憶モジュ
ールM(s e j)と該記憶41iACt、j>を M(s、j)−((xq十j)メ’1pq(但し〆/は
剰余)および A(s+j)−(<〆j’ ) xa ” jlq :
a>8 ・−・・−(i)(但し〆け端数を切捨てた
商) に限定しているが、本発明はこれに限ることなくA((
、j)=ixr+j/pq : r>8/’P −伐
)(但し8=(j−+111q、a−pr)についても
同様に扱うこととする。なお、(2)式にツイテはり、
CJANVOORHIS & ’I’、H,M)RRI
N 17)論文「Memory 8yatgrna f
or Image Prooasaing 、 IE
EBTRANSACTION ON COMPIJT]
13R8、vol、 C−27,NO,2,P117(
1978) 、J に記載されている。
上記の如く、任意の副配列に対するアクセスを巧妙に行
なうことが知られているが、このようなメモリ・システ
ムにおいてl1tCCを附与しようとすると、本願明細
8w頭に述べた如き問題が生じる。
なうことが知られているが、このようなメモリ・システ
ムにおいてl1tCCを附与しようとすると、本願明細
8w頭に述べた如き問題が生じる。
しかし、上記の如きメモリ・システムに必要な記憶容量
は十分大(例えば483にバイト)であって、コスト面
からスタティックRAMよりもダイナミックRAMを用
いることとなることや、また高密度メモリ素子の場合に
はパッケージから発生する微量のα線によって記憶内容
が失なわれることなどから、BCCを附加してエラー訂
正を行なわせることが不可欠となる。
は十分大(例えば483にバイト)であって、コスト面
からスタティックRAMよりもダイナミックRAMを用
いることとなることや、また高密度メモリ素子の場合に
はパッケージから発生する微量のα線によって記憶内容
が失なわれることなどから、BCCを附加してエラー訂
正を行なわせることが不可欠となる。
このために、本発明においては、
(A) BCC附与単位を1×qドツトとし、(Bl
記憶モジュールに対するアクセス単位を、t=0モ
ードにおいてl X kPQドツト、t=1 モード
において’IJ X kQドツトとし、(C) 上記
アクセス単位の境界を上記BCC附与単位の境界とする
ようにし、 (DJ 例えばリード時を例に挙げると、上記アクセ
ス単位でECC処理を行なった上で、所望の副配列I
X ’IIQドツトまたはpxqドツトを抽出するよう
にし、 ECCを附与する場合に生じる問題点を一挙に解決する
ようにしている。
記憶モジュールに対するアクセス単位を、t=0モ
ードにおいてl X kPQドツト、t=1 モード
において’IJ X kQドツトとし、(C) 上記
アクセス単位の境界を上記BCC附与単位の境界とする
ようにし、 (DJ 例えばリード時を例に挙げると、上記アクセ
ス単位でECC処理を行なった上で、所望の副配列I
X ’IIQドツトまたはpxqドツトを抽出するよう
にし、 ECCを附与する場合に生じる問題点を一挙に解決する
ようにしている。
なお、イメージ・データに階調を与えて、1ドツトにつ
いて例えば8ビツトを与えている如きメモリ・システム
においては、当該1ドツ)K対してECCを附与すれば
よく、ECC附与上の問題は殆んどない。しかし、複数
ドツトをひとまとめにしてECCを附与しなければなら
ないメモリ・システムにおいては、本発明が適用される
。このことから、以下1ドツトが1ビツトで与えられる
ものとして説明する。
いて例えば8ビツトを与えている如きメモリ・システム
においては、当該1ドツ)K対してECCを附与すれば
よく、ECC附与上の問題は殆んどない。しかし、複数
ドツトをひとまとめにしてECCを附与しなければなら
ないメモリ・システムにおいては、本発明が適用される
。このことから、以下1ドツトが1ビツトで与えられる
ものとして説明する。
上記(A) (B)の条件に対応するものとしては、(
例1)副配列: I X 32ビツト又は4×8ビツト
(p−4,q−8) ECC単位=8ビット (IX8) メモリ・アクセス単位:64ビツト ′(1×お4×8又は4X2X8) (例2)副配列: I X 16ビツト又は4X4ピツ
ト(p=q−4) BCC単位=4ビット (IX4) メモリーアクセス単位=32ビット (IX2X4X4又は4X2X4) の如きものが考慮される。
例1)副配列: I X 32ビツト又は4×8ビツト
(p−4,q−8) ECC単位=8ビット (IX8) メモリ・アクセス単位:64ビツト ′(1×お4×8又は4X2X8) (例2)副配列: I X 16ビツト又は4X4ピツ
ト(p=q−4) BCC単位=4ビット (IX4) メモリーアクセス単位=32ビット (IX2X4X4又は4X2X4) の如きものが考慮される。
以下例1について実施例を説明する。
第4図において、1はイメージ配列、5は]1000単
位(8ビツト)を表わしている。上述の如く、1=0モ
ードにおける副配列は1×32ドツト(ビット)であり
、t=1モードにおける副配列は4X8ドツト(ビット
)である。またメモリ・アクセス単位は、1w=0モー
ドにおいてlX64ドツト(ビット)でhp、t−1モ
ードにおいて4×16ドツト(ビット)である。
位(8ビツト)を表わしている。上述の如く、1=0モ
ードにおける副配列は1×32ドツト(ビット)であり
、t=1モードにおける副配列は4X8ドツト(ビット
)である。またメモリ・アクセス単位は、1w=0モー
ドにおいてlX64ドツト(ビット)でhp、t−1モ
ードにおいて4×16ドツト(ビット)である。
そして、記憶モジュールに対するアクセスに当っては、
j=Omj=8.・・・・・・の如く座標jの下位3ビ
ツトが[000Jとなる点を境界として第4図図示[印
を先頭とするようアクセスするようにされる。このため
に、与えられた座標jを示すアドレスの下位Cビットを
強制的にl−000Jとして、上記メモリ・アクセス単
位をもってアクセスされ、例えばリード時を例に挙げる
と上記アクセス単位についてECC処理を行なった上で
、上記下位3ビツトを用いて所望の先頭アドレスを抽出
した上で副配列32ドツト(ビット)を抽出するように
される。このことを別の表現で表わすと、メモリ・アク
セス単位の先頭アドレスは、処理対象とされる副配列の
アドレスjに対して、 j’−(j)/8)x8 なる演算を行なって決定され、該先頭アドレスj′から
t−0モードまたはt−1モードにしたがった形の副配
列が例えば記憶モジュールから読出される。
j=Omj=8.・・・・・・の如く座標jの下位3ビ
ツトが[000Jとなる点を境界として第4図図示[印
を先頭とするようアクセスするようにされる。このため
に、与えられた座標jを示すアドレスの下位Cビットを
強制的にl−000Jとして、上記メモリ・アクセス単
位をもってアクセスされ、例えばリード時を例に挙げる
と上記アクセス単位についてECC処理を行なった上で
、上記下位3ビツトを用いて所望の先頭アドレスを抽出
した上で副配列32ドツト(ビット)を抽出するように
される。このことを別の表現で表わすと、メモリ・アク
セス単位の先頭アドレスは、処理対象とされる副配列の
アドレスjに対して、 j’−(j)/8)x8 なる演算を行なって決定され、該先頭アドレスj′から
t−0モードまたはt−1モードにしたがった形の副配
列が例えば記憶モジュールから読出される。
第5図(5)はt=0モード時のメモリ・アクセス単位
6−0を示し、第5図(B)はt=1モード時のメモリ
・アクセス単位6−1を示している。そして言うまでも
なく、図示8ビツト(1x8ビツト)がECC単位とし
て与えられている。
6−0を示し、第5図(B)はt=1モード時のメモリ
・アクセス単位6−1を示している。そして言うまでも
なく、図示8ビツト(1x8ビツト)がECC単位とし
て与えられている。
第6図は本発明における記憶装置に対する一実施例リー
ド/ライト処理構成を示している。図中の符号7は記憶
装置、8−0ないし8−7は夫々リード時ラッチ回路、
9は(8ピツ)xs)左サーキュラ・シフト回路、10
−0ないし1o−7は夫々ECCチェック兼エラー訂正
回路およびECC生成回路(以下ECC回路とイウ)、
11!”i:64に’ッ)→32ビット・セレクト回路
であって第6図において後述される如く64ドツト分か
ら所望の32ドツト分を抽出するもの、12は32ドツ
ト→64ドツト分配回路、13−0ないし13−7は夫
々書込み時ラッチ回路14は(8ビツト×5)右サーキ
ュラ・シフト回路を表わしている。
ド/ライト処理構成を示している。図中の符号7は記憶
装置、8−0ないし8−7は夫々リード時ラッチ回路、
9は(8ピツ)xs)左サーキュラ・シフト回路、10
−0ないし1o−7は夫々ECCチェック兼エラー訂正
回路およびECC生成回路(以下ECC回路とイウ)、
11!”i:64に’ッ)→32ビット・セレクト回路
であって第6図において後述される如く64ドツト分か
ら所望の32ドツト分を抽出するもの、12は32ドツ
ト→64ドツト分配回路、13−0ないし13−7は夫
々書込み時ラッチ回路14は(8ビツト×5)右サーキ
ュラ・シフト回路を表わしている。
リード時においては読出されたデータはECC単位で夫
々ラッチ回路8−0ないし8−7にラッチされてシフト
回路9に供給される。該データは上述の格納時における
サーキュラ・シフトを復元すべく所定量だけ左シフトさ
れ、%BCCECC単位毎CC回路10−0ないし10
−7に供給される。そして各ECC単位毎にFICCチ
ェックされエラーがあれば訂正された上で、セレクト回
路11に導びかれる。そして第7図に後述する如く、6
4ビツトのデータの中から所望とする32ドツト分が抽
出される。
々ラッチ回路8−0ないし8−7にラッチされてシフト
回路9に供給される。該データは上述の格納時における
サーキュラ・シフトを復元すべく所定量だけ左シフトさ
れ、%BCCECC単位毎CC回路10−0ないし10
−7に供給される。そして各ECC単位毎にFICCチ
ェックされエラーがあれば訂正された上で、セレクト回
路11に導びかれる。そして第7図に後述する如く、6
4ビツトのデータの中から所望とする32ドツト分が抽
出される。
−2ライト時においては、ライト・データWO〜31が
分配回路12に供給される。いわゆる部分書込みの場合
にはECC回路10−0ないし10−7からの出力が内
容変更不要部分に対して元の記憶内容をそのまま格納す
べく供給される。分配回路12の内容は書込み時ラッチ
回路13−0ないし13−7にラッチされる。そして各
ラッチ回路13−0ないし13−7の内容はECC回路
10−10ないし10−7に導びかれて各ECC単位毎
にBCCが生成されて図示■、■、・・・・・・の如く
シフト回路14に導びかれる。
分配回路12に供給される。いわゆる部分書込みの場合
にはECC回路10−0ないし10−7からの出力が内
容変更不要部分に対して元の記憶内容をそのまま格納す
べく供給される。分配回路12の内容は書込み時ラッチ
回路13−0ないし13−7にラッチされる。そして各
ラッチ回路13−0ないし13−7の内容はECC回路
10−10ないし10−7に導びかれて各ECC単位毎
にBCCが生成されて図示■、■、・・・・・・の如く
シフト回路14に導びかれる。
このとき各ラッチ回路13−0ないし13−7の内容も
シフト回路14に導びかれる。そして上述のサーキュラ
・シフトに見合うシフトが行なわれて、記憶装置7に6
4ビット単位即ちメモリ・アクセス単位で書込まれる。
シフト回路14に導びかれる。そして上述のサーキュラ
・シフトに見合うシフトが行なわれて、記憶装置7に6
4ビット単位即ちメモリ・アクセス単位で書込まれる。
第7図は、第6図図示のセレクト回路11の一実施例構
成を示している。図中15ないし20は夫々選択回路で
あって、例えば選択回路15を例に挙げると1=0モ一
ド時に図示左側上方に示されるビット8ないし15がビ
ット16′ないし23′として抽出され、かつ1−1モ
一ド時に図示左側下方に示されるビット16ないし23
がビット16’ないし23′として抽出される。選択回
路16ないし20についても同様である。また21−o
ないし21−7.22−0ないし22−7.23−0な
いし23−7.24−0ないし24−7は夫々8ビツト
のうちから1ビツトを選択する8→1選択回路を示して
いる。そして選択回路21−0を例に挙げると、図示左
側のビット0ないしビット7のうちの1つが座標jの下
位3ビツトjO*j”mj”の値によって選択されて、
リード・データRの第Oビット目の値Roとして抽出さ
れる。他の選択回路例えば22−1についても同様であ
り、上記下位3ピツ) 10m2”*Nの値に応じて、
ビット17′ないし24′のうちの1ビツトがす−ド・
データRの第9ビツト目の値をR9として抽出これる。
成を示している。図中15ないし20は夫々選択回路で
あって、例えば選択回路15を例に挙げると1=0モ一
ド時に図示左側上方に示されるビット8ないし15がビ
ット16′ないし23′として抽出され、かつ1−1モ
一ド時に図示左側下方に示されるビット16ないし23
がビット16’ないし23′として抽出される。選択回
路16ないし20についても同様である。また21−o
ないし21−7.22−0ないし22−7.23−0な
いし23−7.24−0ないし24−7は夫々8ビツト
のうちから1ビツトを選択する8→1選択回路を示して
いる。そして選択回路21−0を例に挙げると、図示左
側のビット0ないしビット7のうちの1つが座標jの下
位3ビツトjO*j”mj”の値によって選択されて、
リード・データRの第Oビット目の値Roとして抽出さ
れる。他の選択回路例えば22−1についても同様であ
り、上記下位3ピツ) 10m2”*Nの値に応じて、
ビット17′ないし24′のうちの1ビツトがす−ド・
データRの第9ビツト目の値をR9として抽出これる。
以上説明した如く、本発明によれば、イメージ処理装置
側で処理される副配列I X tQドツトまたはpxq
ドツトに対応して、lXqドツト単位をECC単位とし
、例えばi x 2pqドツトまたはp×29、ドツト
をメモリ・アクセス単位とした上でECC単位境界をも
ってアクセスするようにし、ECC処理を行なった上で
ECC単位境界と必らずしも合致していない副配列を6
4ビツトの中から32ビツト分抽出するようにしている
。このために、イメージ処理装置側から指示された副配
列がECC単位境界にない場合であっても、当該指示さ
れた副配列を含む例えば2倍分のドツトをアクセスして
いるので、正しく ECC処理を行なうことができると
共に所望の副配列を抽出するなどの処理が可能となる。
側で処理される副配列I X tQドツトまたはpxq
ドツトに対応して、lXqドツト単位をECC単位とし
、例えばi x 2pqドツトまたはp×29、ドツト
をメモリ・アクセス単位とした上でECC単位境界をも
ってアクセスするようにし、ECC処理を行なった上で
ECC単位境界と必らずしも合致していない副配列を6
4ビツトの中から32ビツト分抽出するようにしている
。このために、イメージ処理装置側から指示された副配
列がECC単位境界にない場合であっても、当該指示さ
れた副配列を含む例えば2倍分のドツトをアクセスして
いるので、正しく ECC処理を行なうことができると
共に所望の副配列を抽出するなどの処理が可能となる。
第1図ないし第3図は夫々本発明が適用される9
回路を表わす。
メモリ・システムにおけるイメージ格納の態様を説明す
る説明図、第4図は本発明に用いられる記憶モジュール
におけるECC単位を詩明する説明図、第5図囚Fi1
xpqドツト副配列処理(以下1=0モードという)に
おける記憶モジュールに対する一実施例アクセス単位、
第5図(B)はpxqドツト副配列処理c以下t=1モ
ードという)における記憶モジュールに対する一実施例
アクセス単位、第6図は記憶装置に対する一実施例リー
ド/ライト処理構成、第7図は第6図図示のセレクト回
路の一実施例構成を示す。 図中、1はイメージ配列、2は副配列、3はメモリ・シ
ステム、4けアドレス・レジスタ、5はECC単位、6
はメモリ・アクセス単位、7Fi記憶装曾、8はリード
時ラッチ回路、9は左サーキュラ・シフト回路、10は
ECCチェック兼エラー訂正回路およびECC生成回路
、11はセレクト回路、12は分配回路、13は書込み
時ラッチ回路、14Fi右サーキユラ・シフト回路、1
5ないし20は夫々選択回路、2]−0ないし24−7
は夫々8→1選択2、 特許出願人 富士通株式会社 代理人弁理士 燐 1) 寛 仲2閤 矛3図
る説明図、第4図は本発明に用いられる記憶モジュール
におけるECC単位を詩明する説明図、第5図囚Fi1
xpqドツト副配列処理(以下1=0モードという)に
おける記憶モジュールに対する一実施例アクセス単位、
第5図(B)はpxqドツト副配列処理c以下t=1モ
ードという)における記憶モジュールに対する一実施例
アクセス単位、第6図は記憶装置に対する一実施例リー
ド/ライト処理構成、第7図は第6図図示のセレクト回
路の一実施例構成を示す。 図中、1はイメージ配列、2は副配列、3はメモリ・シ
ステム、4けアドレス・レジスタ、5はECC単位、6
はメモリ・アクセス単位、7Fi記憶装曾、8はリード
時ラッチ回路、9は左サーキュラ・シフト回路、10は
ECCチェック兼エラー訂正回路およびECC生成回路
、11はセレクト回路、12は分配回路、13は書込み
時ラッチ回路、14Fi右サーキユラ・シフト回路、1
5ないし20は夫々選択回路、2]−0ないし24−7
は夫々8→1選択2、 特許出願人 富士通株式会社 代理人弁理士 燐 1) 寛 仲2閤 矛3図
Claims (1)
- 【特許請求の範囲】 ’fi、Q、RおよびSを設計パラメータとしてプール
値を有するイメージ点I(s、j)(但し0≦iくR−
p9よび0≦j<5−q)からなるR、pxs、qイメ
ージ配列を記憶することができ、上記イメージ配列の1
×pqまたはpxqの任慧の副配列におけるpq個のイ
メージ点が単一のメモリ・サイクルで読出されまたは誓
込みされるワード編成型ランダム・アクセス・メモリ・
システムであって、該メモリ・システムがR8個以上の
イメージ点を異なった記憶位置に記憶し得るpq個の記
憶モジュールで構成され、かつ該各記憶モジ=−ルが1
つの記憶位置だけを−4にアクセスされる記憶手段とイ
メージ点I(j−j)についてM(s−j)番目の記憶
モジュール中の記憶位置A (tッj)に対してリード
および/またはライトするだめのアクセス手段とを有す
るメモリ・システムにおいて、上記M(i y j )
トA (イラj)とが夫々 S (sおよび8〆p (r で与えられるときに、 (但し〆は端数を切捨てた商1、夕は剰余)で与えられ
ると共に、j=0を起膚とする]Xqドツト毎に生成さ
れたBCC’コードをもち、かつIXkpqドツトまた
はpxhqドツト(但しkは1より大なる整数)のメモ
リ副配列をFCC境界をもって上記記憶モジュールに対
してリード/ライ〜トされるよう構成され、上記IXp
q’!たはpxqの副配列をもって処理装置における処
理単位としたことを特徴とするイメージ処理用メモリ−
システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56101495A JPS583194A (ja) | 1981-06-30 | 1981-06-30 | イメ−ジ処理用メモリ・システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56101495A JPS583194A (ja) | 1981-06-30 | 1981-06-30 | イメ−ジ処理用メモリ・システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS583194A true JPS583194A (ja) | 1983-01-08 |
Family
ID=14302234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56101495A Pending JPS583194A (ja) | 1981-06-30 | 1981-06-30 | イメ−ジ処理用メモリ・システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS583194A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61123875A (ja) * | 1984-11-20 | 1986-06-11 | 富士通株式会社 | 半導体記憶装置 |
JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
-
1981
- 1981-06-30 JP JP56101495A patent/JPS583194A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61123875A (ja) * | 1984-11-20 | 1986-06-11 | 富士通株式会社 | 半導体記憶装置 |
JPH0346832B2 (ja) * | 1984-11-20 | 1991-07-17 | Fujitsu Ltd | |
JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
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