NL8301603A - Geintegreerde geheugenschakeling van een serie-parallel-serie type. - Google Patents

Geintegreerde geheugenschakeling van een serie-parallel-serie type. Download PDF

Info

Publication number
NL8301603A
NL8301603A NL8301603A NL8301603A NL8301603A NL 8301603 A NL8301603 A NL 8301603A NL 8301603 A NL8301603 A NL 8301603A NL 8301603 A NL8301603 A NL 8301603A NL 8301603 A NL8301603 A NL 8301603A
Authority
NL
Netherlands
Prior art keywords
clock signal
input
circuit
memory circuit
register
Prior art date
Application number
NL8301603A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8301603A priority Critical patent/NL8301603A/nl
Priority to US06/605,958 priority patent/US4599710A/en
Priority to JP59087922A priority patent/JPS59229779A/ja
Priority to EP84200629A priority patent/EP0124942B1/en
Priority to DE8484200629T priority patent/DE3467061D1/de
Priority to AU27684/84A priority patent/AU564558B2/en
Publication of NL8301603A publication Critical patent/NL8301603A/nl

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/282Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
    • G11C19/285Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/06Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/18Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Processing Of Color Television Signals (AREA)

Description

• · FHN 10.672 f N.V. Philips' Gloeilanpenfahrieken te Eindhoven.
Geïntegreerde geheugenschakeling van een serie-parallel-serie type.
De uitvinding heeft betrekking cp een geïntegreerde geheugen-schakeling van een serie-parallel-serie type bevattende een inschrijf-register, een transportschakeling met een aantal, in bedrijfstoestand parallel werkzame, transportregisters en een uitleesregister, waarbij 5 het inschrij fregister bestuurbaar is door een inschrij fkloks ignaal, de transportschakeling door een transportkloksignaal en het uitleesregis-ter door een uitleeskloksignaal.
Uit Funkschau 1977, H. 17, p. 56-60 is een geïntegreerde ge-heugenschakeling van de bovengenoemde soort bekend.
10 De uitvinding heeft ten doel het aantal aansluitpennen van een dergelijke geheugenschakeling te verminderen met behoud van praktisch alle gebruiksmogelijkheden.
Een geïntegreerde geheugenschakeling van de in de aanhef genoemde soort volgens de uitvinding heeft daarcm tot kenmerk, dat de ge-15 heugenschakeling een klcksignaalverwerkingsschakeling bevat met een net een eerste kloksignaalingang van de geheugenschakeling gekoppelde eerste ingang en een met een tweede kloksignaalingang van de geheugenschakeling gekoppelde tweede ingang, een eerste uitgang voor het in-schrij fkloksignaal, een tweede uitgang voor het transportkloksignaal 20 en een derde uitgang voor het uitleeskloksignaal waarbij de kloksignaal- . is verwerkingsschakeling [_ ingericht voor het enkel uit het eerste en tweede kloksignaal af leiden van het inschrijf- het transport- en het uitleeskloksignaal.
m plaats van met drie aansluitpennen kan nu dus met twee aan-25 sluitpennen voor het toevoeren van de benodigde kloksignalen worden volstaan terwijl tot dusver geen toepassing werd ontmoet die wel net de bekende en niet met de geheugenschakeling volgens de uitvinding uitvoerbaar is.
De uitvinding zal nu aan de hand van de tekening worden toe- 30 gelicht.
In de tekening illustreert
Figuur 1 met een beknopt blokschema een geïntegreerde geheugenschakeling volgens de uitvinding, 8331603 FHN 10.672 2 V $ 1 »
Figuur 2 met enkele golfvormen de werking van de geheugen-schakeling van figuur 1 en
Figuur 3 met een beknopt blokschema een verdere uitwerking van de geheugenschakeling van figuur 1.
5 In figuur 1 wordt aan een ingang 1 van een geïntegreerde ge heugenschakeling 3 een videosignaal toegevoerd dat in figuur 2 met een golfvorm 201 is geschetst.
De Ingang 1 van de geheugenschakeling 3 is verbonden net een ingang 5 van een inschrijf register 7. Het inschrijf register 7 is via een 10 transportschakeling 9 met een aantal parallel werkzame transportregis-ters 11 tot 11 verbonden met een uitleesregister 13 waarvan een uit-. gang 15 is verbonden met een uitgang 17 van de geheugenschakeling 3.
In figuur 2 is met een golfvorm 217 het videosignaal aan de uitgang 17 van de geheugenschakeling 3 geschetst als deze wordt gebruikt 15 als rastervertragingsschakeling met een vertraging van bijvoorbeeld een rastertijd min een halve lijntijd.
Het inschrijfregister 7 heeft een inschrijfkloksignaalingang 19 die van een eerste uitgang 21 van een kloks ignaalverwerkingsschakeling 23 een inschrijfkloksignaal ontvangt.
20 De transportschakeling 9 heeft een transportkloksignaalingang 25 die van een tweede uitgang 27 van de kloks ignaalverwerkingsschakeling een kloksignaal ontvangt dat in figuur 2 met een golfvorm 227 is geschetst.
Van een derde uitgang 29 van de kloksignaalverwerkingsschake-25 ling 23 wordt een uitleeskloksignaal verkregen dat aan een uitleesklok-signaalingang 31 van het uitleesregister 13 wordt toegevoerd.
De kloks ignaalverwerkingsschakeling 23 heeft een eerste ingang 33 die met een als eerste kloksignaalingang dienende aansluitpen 35 van de geheugenschakeling 3 is verbonden en een tweede ingang 37 die aan 30 een als tweede kloksignaalingang dienende aansluitpen 39 van de geheugenschakeling 3 ligt. Aan de eerste ingang 33 van de kloks ignaalverwerkingsschakeling 23 wordt een eerste kloksignaal van een hoge frequentie toegevoerd dat niet in figuur 2 is geschetst, aan de tweede ingang 37 van de kloksignaalverwerkingsschakeling 23 wordt een tweede kloksignaal toe-35 gevoerd dat in figuur 2 met een golfvorm 237 is geschetst.
In de kloksignaalverwerkingsschakeling 23 zijn de ingangen 33 en 37 verbonden met de ingangen van een EN-poort 41 waarvan de uitgang aan de uitgangen 21 en 29 van de kloksignaalverwerkingsschakeling ligt.
8301603 ΡΗΝ 10.672 3 * * ψ
Hierdoor treedt het eerste kloksignaal aan deze uitgangen 21 en 29 alleen op tijdens de in figuur 2 aangegeven perioden ....-t^, t2 “ t^, tg·.... waarin het tweede kloksignaal hoog is.
De ingangen 33 en 37 van de kloksignaalverwerkingsschakeling 23 5 zijn verder verhanden met een Ingang 43 respektievelijk 45 van een flank-detektieschakeling 47. In deze flankdetektieschakeling 47 ligt de ingang 43 aan een kloksignaalingang van een D-flip-flop 49 en de ingang 45 aan een ingang van deze flip-flcp en aan een inverterende ingang van een EN-poort 51 waarvan de andere ingang is verbonden met een uitgang van de 10 flip-flop 49. De uitgang van de EN-poort 51 ligt aan de uitgang 27 van de kloksignaalverwsrkingsschakeling 23. De D-flip-flop 49 vertraagt het aan de ingang 45 toegevoerde tweede kloksignaal net een tijd overeenkomend met de periodetijd van het eerste kloksignaal aan de ingang 43 waardoor de op de tijdstippen t^, t^, ......optredende achterflanken van 15 het tvreede kloksignaal 237 een impuls aan de uitgang 27 veroorzaken zoals aangegeven in de golfvorm 227.
Deze impulsen 227 verzorgen het transport van het inschrijfre- gister 7 naar het uitleesregister 13 en treden op aan het eind van de inschrijf perioden. Wordt ervoor gezorgd dat deze impulsen samenvallen met 20 het einde van de lijnslagperiode dan is op die momenten in het inschrijf- register 7 telkens een deel van het videosignaal opgeslagen dat optreedt in de perioden . —-t^, t^-t^, t^.... waarbij deze perioden een duur hebben die van de lengte van het inschrijfregister 7 afhangen en die hier verondersteld is gelijk te zijn aan de lijnslagtijd T .
s 25 Het uitlezen van het uitleesregister 13 begint telkens op de tijdstippen----- t2, t^, .... waardoor de vertraging van de geheugen- schakeling 3 gelijk wordt aan de rastertijd min een halve lijntijd min x waarin x het tijdsverschil is tussen t2 en t^, t5 en tg, .... Door het verschuiven van de voorflank in het tweede kloksignaal 237 is het nu no-, .„ bijvoorbeeld 30 gelijk de vertragingstijd van de geheugenschakeling/zodanig te maken dat deze samen met vertragingen in signaalverwerkingsschakelingen buiten de geheugenschakeling 3 gelijk wordt aan een rastertijd min een halve lijntijd zoals in vele schakelingen wordt vereist.
Chidat het einde van de inschrijf perioden van het inschrijf-35 register 17 toch bepaald wordt door de impulsen van het transportklok-signaal 227 kan de inschrijfkloksignaalingang 19 van het inschrijfregister 7 desgewenst met de ingang 33 van de kloksignaalverwerkingsscha-keling 23 worden verbonden in plaats van met de uitgang van de en-poort 8301603 PHN 10.672 4 ^ <· fi 41 zoals met een stippellijn in fig. 1 is aangegeven.
Voor de flankdetectieschakeling 47 en de EN-poortschakeling 41 kunnen desgewenst ook andere typen schakelingen worden gebruikt die dezelfde funktie vervullen.
5 Omdat het transportkloksignaal 227 van de achterflanken van het tweede kloksignaal 237 wordt afgeleid blijft het periodiek tijdelijk versneld transporteren mogelijk in schakelingen waarvoor de geheugenlengte van de geheugenschakeling 3 te lang is. Dit gebeurt dan door het periodiek tijdelijk verhogen van de frequentie van het tweede kloksignaal.
10 De in deze perioden ingeschreven informatie is dan niet bruikbaar hetgeen niet van belang is.
Duidelijkheidshalve is er voor de kloksignalen maar één faze aangegeven, wanneer de geheugenschakeling meerfazige kloksignalen vereist zijn deze bijvoorbeeld qp de bekende wijzen op te wekken.
15 Is de geheugenschakeling een schakeling voor het verwerken van binaire signaalcanbinaties dan kunnen er meer parallel werkzame combinaties van inschrijf-, transport- en uitleesregisters in de geïntegreerde schakeling zijn qpgencmen die elk een bit van deze signaalcanbinaties verwerken.
20 Als de registers van een ladingsgekoppeld type zijn, wordt zo als in fig. 3 is aangegeven bij voorkeur aan het einde van het inschrijf-register 7 een ladingsvemietigingsschakeling 51 opgencmen en tussen de ingang 1 van de geheugenschakeling 3 en de ingang 5 van het inschrijf register 7 een schuifregister 53 van enkele flip-flop die telkens door aan 25 een setingang 55 ervan toegevoerde, van de uitgang 27 van de kloksignaal-verwerkingsschakeling 23 afkomstige, impulsen worden geset en die via een kloksignaalingang 59 van het register 53 het van de uitgang 21 van de kloksignaalverwerkingsschakeling 23 afkomstige inschrijfkloksignaal krijgen toegevoerd. Hierdoor warden telkens voor het optreden van het gedeelte 30 van het videosignaal dat in het inschrijf register 7 moet worden ingeschreven een aantal enen door het inschrijf register 7 geschoven waardoor de werking ervan wordt verbeterd. Er treedt dan wel enige vertraging van het videosignaal op maar die kan zoals hierboven werd verklaard op eenvoudige wijze worden gecompenseerd.
35 De verdere delen van fig. 3 kanen overeen met die van fig. 1 en hebben dezelfde verwijzingscijfers.
De betrouwbaarheid van de werking van de kloks ignaalverwerkings-schakeling 23 kan desgewenst nog worden verbeterd door het opnemen van 8301603 ρ» * 9 EHN 10.672 5 een D-flip-flqp tossen de tweede klóksignaallngang 39 van de geheugen-schakeling 3 en de Ingang 37 van de kloksignaalverwerklngsschakeling 23.
Deze D-flip-flcp moet dan zijn klcksignaal van de eerste kloksignaalln-gang 35 van de geheugenschakeljng 3 ontvangen.
5 10 15 20 25 30 35 8301603

Claims (4)

1. Geïntegreerde geheugenschakeling van een serie-parallel-serie type bevattende een inschrijf register, een transportscha-keling met een aantal, in bedrijfstoestand parallel werkzame, transport-registers en een uitleesregister, waarbij het inschrijf register bestuur- 5 baar is door een inschrij fkloksignaal, de transportschakeling door een transportkloksignaal en het uitleesregister door een uitleeskloksignaal, met het kenmerk, dat de geheugenschakeling (3) een kloksignaal verwerkings-schakeling (23) bevat met een met een eerste kloksignaalingang (35) van de geheugenschakeling gekoppelde eerste ingang (33) en een met een twee- 10 de kloksignaalingang (39) van de geheugenschakeling gekoppelde tweede ingang (37), een eerste uitgang (21) voor het inschrij fkloksignaal, een tweede uitgang (27) voor het transportkloksignaal en een derde uitgang (29) voor het uitleeskloksignaal waarbij de kloksignaalverwerkingsschake-ling is ingericht voor het enkel uit het eerste en tweede kloksignaal 15 af leiden van het inschrijf- het transport- en het uitleeskloksignaal.
2. Geïntegreerde geheugenschakeling volgens conclusie 1, met het kenmerk, dat de derde uitgang (29) van de kloksignaalverwerkingsschakeling tenminste via een poortschakeling (41) met de eerste en de tweede ingang (33, 37) van de kloksignaalverwerkingsschakeling is gekoppeld. 20
3. Geïntegreerde geheugenschakeling volgens conclusie 1 of 2, met het kenmerk, dat de tweede uitgang (27) van de kloksignaalverwer-kingsschakeling (23) ten minste via een flankdetectieschakeling (47) met de eerste en de tweede Ingang (33, 37) van de kloksignaalverwerkingsschakeling (23) is gekoppeld. 25
4. Geïntegreerde geheugenschakeling volgens conclusie 3, met het kenmerk dat de geheugenschakeling van een ladingsgekcppeld type is met aan de uitgang van het inschrijf register (7) een ladingsvernietigings-schakeling (51) en aan de ingang van het inschrijfregister (7) een schuif-register (53) met een, met de tweede uitgang (27) van de kloksignaal- 30 verwerkingsschakeling (23) gekoppelde setingang (55) en een met de eerste uitgang (21) van de kloks ignaal verwerkingsschakeling (23) gekoppelde kloksignaalingang (57). 1 8301603
NL8301603A 1983-05-06 1983-05-06 Geintegreerde geheugenschakeling van een serie-parallel-serie type. NL8301603A (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8301603A NL8301603A (nl) 1983-05-06 1983-05-06 Geintegreerde geheugenschakeling van een serie-parallel-serie type.
US06/605,958 US4599710A (en) 1983-05-06 1984-05-01 Integrated memory circuit of a series-parallel-series type
JP59087922A JPS59229779A (ja) 1983-05-06 1984-05-02 直・並・直形集積メモリ回路
EP84200629A EP0124942B1 (en) 1983-05-06 1984-05-03 Integrated memory circuit of a series-parallel-series type
DE8484200629T DE3467061D1 (en) 1983-05-06 1984-05-03 Integrated memory circuit of a series-parallel-series type
AU27684/84A AU564558B2 (en) 1983-05-06 1984-05-04 Integrated memory circuit of series-parallel-series type

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8301603A NL8301603A (nl) 1983-05-06 1983-05-06 Geintegreerde geheugenschakeling van een serie-parallel-serie type.
NL8301603 1983-05-06

Publications (1)

Publication Number Publication Date
NL8301603A true NL8301603A (nl) 1984-12-03

Family

ID=19841814

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8301603A NL8301603A (nl) 1983-05-06 1983-05-06 Geintegreerde geheugenschakeling van een serie-parallel-serie type.

Country Status (6)

Country Link
US (1) US4599710A (nl)
EP (1) EP0124942B1 (nl)
JP (1) JPS59229779A (nl)
AU (1) AU564558B2 (nl)
DE (1) DE3467061D1 (nl)
NL (1) NL8301603A (nl)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745577A (en) * 1984-11-20 1988-05-17 Fujitsu Limited Semiconductor memory device with shift registers for high speed reading and writing
US4884198A (en) * 1986-12-18 1989-11-28 Sun Microsystems, Inc. Single cycle processor/cache interface
DE3832328A1 (de) * 1988-09-23 1990-03-29 Broadcast Television Syst Speicheranordnung fuer digitale signale
FR2645384B1 (fr) * 1989-04-04 1995-09-01 Europ Rech Electr Lab Dispositif et procede de generation de signaux de controle
US5249229A (en) * 1989-04-04 1993-09-28 Laboratoire Europeen De Recherches Electroniques Avancees Societe En Nom Collectif Device and method for generating control signals
JP3333265B2 (ja) * 1993-04-28 2002-10-15 セイコーインスツルメンツ株式会社 半導体集積回路
US5565816A (en) * 1995-08-18 1996-10-15 International Business Machines Corporation Clock distribution network
FI109263B (fi) * 2000-10-26 2002-06-14 Teknoware Oy Menetelmä ja järjestelmä toimintatilatiedon keräämiseksi

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3763480A (en) * 1971-10-12 1973-10-02 Rca Corp Digital and analog data handling devices
US4117546A (en) * 1977-12-30 1978-09-26 International Business Machines Corporation Interlaced ccd memory
JPS5680887A (en) * 1979-12-03 1981-07-02 Hitachi Ltd Electric charge transfer memory device

Also Published As

Publication number Publication date
AU564558B2 (en) 1987-08-13
EP0124942A1 (en) 1984-11-14
US4599710A (en) 1986-07-08
EP0124942B1 (en) 1987-10-28
AU2768484A (en) 1984-11-08
JPS59229779A (ja) 1984-12-24
DE3467061D1 (en) 1987-12-03

Similar Documents

Publication Publication Date Title
US6731148B2 (en) Apparatus and method for generating clock signals
NL8301603A (nl) Geintegreerde geheugenschakeling van een serie-parallel-serie type.
EP0375125A2 (en) High speed digital data correlator having a synchronous pipe lined full adder cell array
US4686676A (en) Apparatus and method for determining true data in a digital data stream from distorted data
EP0559671A1 (en) ALIGNMENT OF THE PHASE OF A CLOCK SIGNAL.
US5159278A (en) State machine architecture providing increased resolution of output timing
US4786823A (en) Noise pulse suppressing circuit in digital system
US5744992A (en) Digital phase shifter
EP0237753A1 (en) A frequency multiplier circuit
NL8502234A (nl) Kloksignaalinrichting voor het regeneren van een kloksignaal.
US4714892A (en) Differential phase shift keying demodulator
US4746872A (en) Differential phase shift keying demodulator
US3573493A (en) Selection circuit for selecting pulses from a pulse sequence in dependence on the interpulse interval therebetween
US4398154A (en) Read channel gate generator with self-adjusting pulse width compensator
JPS58213595A (ja) 利得制御を備えたデジタル集積色チヤンネル回路
EP0243075B1 (en) Frequency multiplying circuit
US6661859B1 (en) Synchronizer for a source synchronized clock bus with multiple agents
US5487163A (en) Fast synchronization of asynchronous signals with a synchronous system
JP3035817B2 (ja) クロック再生装置
US5126587A (en) Synchronization circuit configuration
US6801584B1 (en) Using a differential signal in adjusting a slice voltage for a single-ended signal
JP2687788B2 (ja) クロックスキュー自動調整回路
NL8104154A (nl) Detektie van binaire informatie uit een ladingsverschuivingsinrichting.
CN114076849A (zh) 检测电路和检测方法
US6115437A (en) Synchronizing circuit

Legal Events

Date Code Title Description
A1B A search report has been drawn up
A85 Still pending on 85-01-01
BV The patent application has lapsed