JPS58213595A - 利得制御を備えたデジタル集積色チヤンネル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し発明の技術分野〕 この発明は、複合カラー信号をデジタル的に処理するだ
めの少なくとも１個の集積回路を備えたカラーテレビジ
ョン受像機用の利得制御を備えた集積されたデジタル色
チヤンネル回路に関するものである。

〔発明の技術的背景」 色チヤンネル回路はヨーロッパ特許出願ＥＰ５１０７５
　Ａ　１号明細書に記載されている。

デジタル信号処理回路を備えたカラーテレビジョン受像
機の実際の試験によって従来の技術による色チヤンネル
回路はなお幾つかの欠点を有することが明らかになった
。例えばバースト振幅測定回路は未だ最良なものどは云
えない。

何故ならば従来の技術ではバースト信号はゼロ交差点或
ｅまその近傍でサンプルされる、すなわち測定される可
能性があるからである。これらの測定された値は小さい
ので、それから形成されたデジタル値は小さな数であり
、測定誤差が大きい欠点がある。

従来技術の装置の別の欠点は利得制御のために２個の設
定点、すなわち２個の読取り専用メモリに入れられた対
応する数の形態の下方および上方し、きい値レベルを有
することである。最後に制御信号の積分装置は２個のカ
ウンタにより構成され、それ故この積分器の時定数はカ
ウンタ用のクロック信号およびこｔｌらカウンタのカウ
ント長のみ１Ｃよって決定される。従来技術についての
参考文献としては捷だ雑誌ｒＦｅｒｎｓｅｈ−ｕｎｄ　
Ｋｌｎｏ　−Ｔｅｃｈｎｌｋ　Ｊ　］、　９８１年第３
１７頁乃至３２３頁（特に第３２１頁第９図）が挙げら
れる。

しかしながら、そこに示されたデジタル色チヤンネル回
路はフィードフォワード制御の原理で動作し、一方この
発明および前述の従来技術は共にフィードバック制御シ
ステムを使用している。それ故、上記文献に記載された
装置はこの発明とははるかに異なるものである。その従
来技術の装置では設定点は具体的な回路（ハードウェア
）のみによって構成さノ１．でいる点でさらに異なって
いる。

〔発明の概要〕

この発明は上述の欠点を除去するものである。

この発明の目的は、利得制御を備えた集積デジタル色チ
ヤンネル回路を改善して、誤差のないバースト振幅測定
が確保され単一の設定点が発生でき、制御信号の積分が
最良の態様で行なわれるようにすることである。この発
明の別の目的は色チヤンネル回路を変形して自動制御シ
ステムが測定目的に開放されることのできるようにする
ことである。

〔発明の実施例〕

第１図のブロック図にはデジタル色フィルタｃｆが示さ
れており、それはデジタル化きれた複合カラー信号から
デジタル色信号ｃ８を発生させる。このデジタル色信号
ｃｓは並列乗算器ｍの第１の入力部に供給され、その乗
算器ｍの第２の入力部にはデジタル利得制御信号ＩＩｔ
が供給される。並列乗算器ｍの出力は第１のリミタｂ１
の入力部に結合され、そのリミタｂノは乗算器ｍの出力
信号を予め定められた値に制限する。これは例えば並列
乗算器ｍの出力信号の上位桁デジットの少なくとも１つ
がリミタｂノの制限作用を始動させるような構成によっ
て行なうことができ、それは第１図ではこれ９２つの要
素回路を結合している導線によって示されている。

添付図面では個々のサブ回路の信号入力部と信号出力部
を連結している線路は条帯状のもの（パスうとして示さ
れ、一方個別の部品回路における相互連結を示すために
通常使用される実線は個々のピット或はクロックのみお
よび、或は雑音信号が転送される接続に対して使用され
ている。したがって条帯状の線路は並列の入力部、出力
部間を接続している。すなわちその入力部に完全な２進
語が供給され、それは並列に所定の時点で要素回路に転
送され、完全な２進語が出力部から出力される。

第１のリミタｂ１の出力信号ｂｌＩはバースト振幅測定
段ｂｍの入力部に供給され、後者の出力部は並列減算器
８ｂの減数入力部←）に結合され、一方ｓｂの被減数入
力部（＋）は基準信号ｒＩ！、すなわち設定点を供給さ
れる。並列減算器ｇｂの出力はデジタル累算器ａｋの入
力部に結合され、この累算器ａｋはデジタル利得制御信
号８ｔを出力し、その信号は前述のように並列乗算器ｍ
の第２の入力部に供給される。パーストゲート信号（キ
ーイングパルス）の後縁で発生される信号ｒｂは累算器
ａｋのエネ〜プル入力部ｅ　１１に供給される。

第１図にはまたこの発明の一部を形成し、でいる色副搬
送波発振器として使用される方形波クロック発生器ｏｓ
も示されている。それは色副搬送波の周波数の４倍の周
波数の第１のクロック信号ｆノおよび色副搬送波と同じ
周波数の第２のクロック信号ｆ２の少なくとも２つのク
ロック信号を発生させる。

第２図は第１図におけるバースト振幅測定段ｂｍおよび
プ′ジタル累算器ＩＩｋの好−２Ｌい実施例をブロック
図で示す。第２図のバースト振幅測定段は並列減算器８
ｂの減数入力部←＞ＶＣ先行する回路であり、一方累算
器ａｋは１１ト列減算器ｓｂの出力部に後続する回路で
ある。

第１図の第１のリミタｂｌからの出力信号ｂＲは、第２
図においては第１のバッファメモリｐ１の入力部へ供給
されると共に遅延素子Ｖを経て第２のバッファメモリｐ
２の人力部に供給感れる。遅延素子Ｖは第１のクロック
信号の周期に等しい遅延すなわち色副搬送波周波数の１
周期の４分の１、すなわち９０度に等しい遅延を与える
。

第２のクロック信号ｆ２はバーストケ゛−ト信号ｋｉ中
にこれら２個のバッファメモリｐ１．ｐ２のエネーブル
入力部ｅｕに供給され、それは第２図では論理項ｆ２・
ｋｌとして示されている。色副搬送波周波数の約１０周
期に通温等しい期間であるキーイング・Ｐルスｋ１期間
中に対応する数のデ・ゾタル値がこのようにして連続し
て第１のリミタｂ１から２個のパンファメモリｐ１．ｐ
２中へ転送され、第２のパンファメモリｐ２中へ転送さ
れた個は第１のバッファメモＩＪ　ｐ　ｚ中へ転送され
た値と上述の９０度だけ位相がイれており、したがって
２つのゼロ交差値は同時に評価されることはない。

２個のバッファメモＩＪ　ｐ　Ｉ　、　ｐ　２の出力部
は第１の絶対値形成器ｂｂｌおよび第２の絶対値形成器
ｂｂ２の入力部にそれぞれ接続され、それら絶対値形成
器の出力部はそれぞれ第１の加算器ａ１の第１および第
２の入力部に結合されている。絶対値形成器ｂｂ　Ｉ　
、ｂｂ２は入力値の符号のないデジタル値、すなわち例
えば符号ビットのないデジタル値を出力する。したがっ
て、それらは１または２の補数表示の負の数を対応する
正の数に変換する回路を含んでいる。すなわち、それら
Ｉ′ｉ補数再変換器を備え又いる。

第１の加算器ａ１に後続して第２のリミタｂ２が配置さ
れ、そのＩＪ　ミタ作用は第１の加算器の上位桁の少な
くとも１つによって制御される。

第２のリミタｂ２の出力信号は第３のバッファメモ＋Ｊ
　ｐ３の入力部および並列比較器にの被減数入力部色に
供給される。並列比較器にの減数入力部ｂＨ第３のバッ
ファメモリｐ３の出力部に結合されている。

この説明において並列比較器にの２個の入力部についで
もまた「′被減数入力部」およびｉ−減数入力部」とい
う呼び方を使用している。それは比較器の内部回路は減
算器よりもむしろ加算器の回路に似ているけれども、純
粋に形式的に比較器により行なわれる代数操作は加算器
による加算よりは減算に近いことから妥当である。

（対応する数学的操作けａ　＋　ｂではな（ａ−ｂおよ
びＦｌ　’？ｆ　ｂであることを参照されたい）。

並列比較器にの被減数が減数より太きい出力ａ　）　ｂ
はアンドケ゛−）　ｕの第１の人力出力経路を経て第３
のバッファメモリｐ３のエネーブル入力部ｅｕに結合さ
れ、一方第２のクロック信号ｆ２ｔｒＪ、アンドケ゛−
１−ｔ＋の第２の人力部に供給される。第３のバッファ
メモリｐ３の出力部Ｖｉ捷だ第４のバッファメモＩＪ　
ｐ　４の人力部に接続され、バッファメモ＋）　ｐ　４
の出力部は並列減算器ｌＩｂの減数入力部←）に結合さ
れている。第４のバッファメモリｐ４のエネーブル入力
部ｅｕｉｊ：水平周波数・やルスｙ、　ｆの後縁により
発生される信号ＶＺを与えられる。しかしながらそわ、
はバーストケ゛−ト信号ｋｉと一致しない。一方バース
トケ゛−ト信号ｋｌと一致しない水平周波数パルスｚｆ
のメモリｐ３のクリア入力部ｅ１に与えられる。

水平周波数パルスｚｆからの２個の信号ｒ　ｚ　、　ｖ
　ｙ。

の導出は第２図では／Ｆルス成形段Ｉｆによって示され
ている。２個のパップアメモＩＪ　ｐ　３　、　ｐ　４
、並列比較器に１アンドダートｕおよびパルス成形器Ｉ
ｆよりなる部分はテレビジョン画像の各走査線に対して
第１の加算器ａノの（制限される可能性のある）出力信
号からバースト振幅の最大値な決定し、この最大値を並
列減算器％ｂの減数入力部←）へ供給する。これは第３
のバッファメモリｐ３中にすでに蓄積されたどの語より
も大きい第２のリミタｂ２の出力信号のそれらの語だけ
を第３のバッファメモリｐ３中へ転送することによって
本質的に行なわれる。これはキーイング）Ｊ？ルスｋｌ
中にライン毎に行なわれる。

前述のように第１図の累算器ａｋの好ましい実施例は第
２図の下方に示されている。並列減算器Ｔｈｂの出力信
号は第２の並列加算器ＦＬ２の第１の入力部処供給され
、その出力部は第３のリミタｂ３を経て第５のバッファ
メモリｐ５の入力部に結合されている。加算機能を実行
するために第５のバッファメモリｐ５の出力部は第２の
並列加算器ａ２の第２の入力部に接続されている。バッ
ファメモリｐ５け第１図の累算器ａｋのエネーブル入力
部であるエネーブル入力部ｅｕの外に正規化データ入力
部ｎｅを有し、それを経て正規化データｎｄすなわち既
知のデータが必要に応じて入力できる。エネーブル入力
部ｅｕはバーストケ゛−１−信号ｋｌの後縁から導出さ
れた信号ｒｂを与えられる。キーイングツ９ルスの後縁
によって第３のリミタｂ３かもの出力信号はしたがって
第５のバッファメモリｐ　５中に転送され、かつ同時に
出力部に転送される。各キーイングパルスの後縁におい
て先行するラインからの値と並列減算器ｌＩｂによって
測定されたライン中で計算された設定点の偏差の和は制
御信号ｓｔとしてライン毎にこのようにして生成される
。

したがってこの発明の本質的な利点は特に自動制御シス
テムのために基準信号ｒｓがら制御信号８ｔを形成する
ように累算器ａｋ中で積分される最大バースト振幅のラ
イン毎の減算の問題を解決することである。

第３図は第１図および第２図と同様にブロック図で集積
回路の製造後に゛デジタル自動制御システムを試験し、
試験結果の信号を得ることができるようＫしたこの発明
の好ましい実施例を示している。

自動制御システムは故障する可能性のある複数個のヤプ
回路を含んでいるから試験が必要である。それ故試験の
手順および全体の回路の設計は、自動制御システムの全
ザブ回路が小回路の追加によって試験できるように相互
に適応されなければならない。

このために、デ・ソタル色フィルタｃｆの人力部にメー
ク接点入力部が接続されている第１の・々ススイッチｂ
ｕｌのブレーク接点入力部から出力部への通路が第３図
のブロック図に示すようにこの色フィルタｃｆの出力部
と並列乗員器ｍの関係する入力部との間に挿入されてい
る。パススイッチｂｕｌを図式表示するために機械的な
転送スイッチの記号が上述の条帯状の相互接続線すなわ
ち信号入力部とスイッチの出力部に連結されたパスと共
−に示されている。し、たがってパススイッチが・ぐス
中の線と同数の個々の電子スイッチから構成されている
ことが明らかにされている。

第１のリミタｂ１の出力部と、第１図にも示されている
色復調器ｃｄの入力部との間に第２のパススイッチｂｕ
２のブレーク接点入力部から出力部への通路が挿入され
ており、そのパススイッチｂｕ２のメーク接点入力部は
色フィルタｃｆの入力部に接続されている。色復調器ｃ
ｄは第１のリミタｂ１の出力信号ｂＩ＋を色信号ｅｌｌ
に復調する。信号の流れの方向から見て、第２のパスス
イッチｂｕ２はバースト振幅測定回路用信号す目が取り
出される地点の後方に位置している。

回路設計につ、いておよび第１の・ぐススイッチの図式
表示について前述した事項は第２のパススイッチｂｕ２
にも同様に適用される。

第１の試験エネーブル信号ｔ１およびこの信号ｔ１とオ
ー・ぐ−ラップしない第２の試験エネーブル信号ｔ２は
第１のパススイッチｂｕｌの制御入力部および第２のパ
ススイッチｂ　ｕ　２の制御入力部にそれぞれ供給され
る。したがって第２の・ぐススイッチｂｕ２がそのメ−
り位置にあるとき第１のパススイッチはそのブレーク位
置にあり、反対の場合も同様である。

第１の試験エネーブル信号期間中、付勢信号ｄｂが色復
調器ｃｄのカラーキラ一段ｃｋの入力部ｅｅに供給され
、それ故後者は自動制御システノ、の試験中、その回路
がその正常な動作モードではなく試験モードであるにも
拘らず付勢される。

累算器ａｋのエネーブル入力部ｅｕ、すなわち、第３図
の第５のバッファメモＩＪ　ｐ　５のエネーブル入力部
ｅｕは第３の試験エネーブル信号ｔ３の期間中正規化信
号ｎｓを供給される。試験および測定中、キーイングパ
ルスの後縁によυ発生され正規動作モード中供給される
信号ｒｂに桟って正規化信号ｎｓが第５のバッファメモ
リｐ５のエネーブル入力部ｅｕに供給され、正規化デー
タｎｄをこのバッファメモリｐ５中に転送させる。

色復調器ｃｄの出力信号ｃ！１′が取り出される集積回
路の通常の接続パッドに付加し７て１個の接続・やラド
が設けられ、それを介して個々のサブ回路の試験結果の
信号洗アクセス可能、すなわち集積回路から取出し可能
である。これらの試験結果の信号は転送トランジスタを
通ってこの追加の接続パッドに結合されると有利であり
、そのトランジスタは上述の試験エネーブル信号或はこ
の種の対応する追加の信号により、或はこれらの信号で
簡単な論理動作を行なわせることによって得られた信号
により駆動される。このようにして試験されるべきサブ
回路だけが追加の接続パッドに連結される。

この発明による色チヤンネル回路の試験方法は次のよう
な試駆ステップの時間シーケンスからなる。第１ステツ
プで色復調器ｃｄが試験される。これは、色チヤンネル
回路の試験全体を通して信号が色ａ調器ｃｄを通って転
送され、後者によって誤りが生じてはならないために必
要なのである。

この第１ステツプは第２の試験エネーブル信号ｔ２を第
２のパススイッチｂｕ２の制御入力部に供給し、付勢信
号ｄｂを゛カラーキラ一段ｃｋの入力部１１ｅに供給し
、既知のデータシーケンス、すなわち試験データシーケ
ンスを色フィルタｃｆの入力部に供給することによって
行なわれる。

カラーキラ一段ｃｋの入力部ｅｃへの付勢信号ｄｂの供
給は、色チヤンネル回路の他の段から来る実際の付勢信
号が色チヤンネル回路の正規の動作中のみカラーキラ一
段に供給されるから必要なものである（前述の特許公報
ＥＰＯＯ５１０７５Ａ１参照）。

第２の試験エネーブル信号ｔ２を第２のパススイッチｂ
ｕ２に供給するのに応答して色フィルタｃｆの入力信号
は色復調器ｃｄの入力部に直接転送され、それ故、もし
も既知のデータシーケンスが使用されるならば、色復調
器ｃｄの特性は出力信号によってチェックできる。

第２のステップでは並列乗算器ｍが試験される。これは
第１の試験エネーブル信号ｔノを第１のパススイッチｂ
ｕ７の制御入力部に、第３の試験エネーブル信号ｔ３お
よび正規化信号ｎ８を累算器ａｋのエネーブル入力部す
なわち第５のバッファメモリｐ５のエネーブル人力部に
供給することによって行なわれる。例えば正規化データ
ｎｄが第５のバッファメモリｐ５の正規化デー　タ入力
部ｎ’Ｑに供給され、既知のデータノーケンス、すなわ
ち試験データシーケンスが色フィルタｃｆの入力部に供
給される。

第１の試験と同様に、第１の試験エネーブル信号ｔノは
試験データシーケンスを色フィルタｃｆをバイパスさせ
て直接並列乗算器ｍの入力部に供給させる。この色フィ
ルタのバイｉ９スは、色フィルタが一般にダイナミック
なサブ回路でありその理由から個々の試験中に含凍れる
ことは適当でないために必要なことである。

累算器ａｋ或は累算器のサブ回路である第５のパックア
メモリｐ５中に正規化データを記入する結果として、既
知のプ′−夕はまた並列乗算器ｍの第２の入力部にも供
給され、それ故後者の出力信号を予め決定することがで
き、それは乗算器ｍの補正機能のチェックをｎＪ能にす
る。色復調器ｃｄはすでに第１のステップにおいて試験
されているから、第２のステップ中に−その出力部に現
われるデータはもしも色復調器ｃｄが正確に動作するこ
とが認められているならば並列乗算器ｍの出力データそ
のままのものである。

さらに次め試験が今度は絶対値形成器ｂｂｌ。

ｂｂ２、第１の加算器ａ１および並列比較器ｋについて
行なわれる。これを行なうために第１の試験エネーブル
信号ｔｌが第１のパススイッチｂｕｌの制御入力部に供
給され、既知のデータン−タンスが色フィルタｃｆの入
力部に供給され、個々の試験結果は前述の追加の接続・
やラドを介してアクセス可能であり、一般にイエス、ノ
ー決定の形式で与えられる。

行なわれるべき最後の試験は累算器ａｋの試験である。

このために第１の試験エネーブル信号ｔノが第１のパス
スイッチｂｕ７の制御入力部に与えられ、第３の試験エ
ネーブル信号ｔ３および正規化信号ｎｓが累算器ａｋの
エネーブル入力部すなわち第５のバッファメモリｐ５の
対応する入力部に供給される。例えばトリが一信号が第
２のリミタｂ２に供給され、既知のデータシーケンスが
並列減算器ｌＩｂの被減数入力部（＋）に供給される。

トリガーされた第２のリミタｂ２により累算器ａｋの入
力信号の１つは予め決定され、したがって減算器ｓｂの
出カブ゛−夕も同様に既知のものと々るからこれを知る
ことができる。

し７たがって累算器ａｋは基準データｒｓを変えること
によって試験することかできる。

基準データｒｓ、上述の各種試験データシルケンスおよ
び正規化データｎｄｌｄマイクロプロセツザから入来さ
せてもよい。

以」二この発明の原理を特定の実施例を参照に説明した
が、この説明は単なる例示に過ぎないものであって、特
許請求の範囲に記載された発明の技術的範囲を制限する
ためのものではない。

【図面の簡単な説明】

第１図はこの発明の１実施例の色チャンネルのブロック
図であり、第２図にｊ、・ぐ−スト儂幅測定段およびデ
ジタル累算器の好ましい実施例のブロック図であり、第
３図は測定設備を備えたこの発明の別の実施例のブロッ
ク図である。 ｃｆ・・・デジタル色フィルタ、ｌη・・並列乗算器、
ｂ　７　　、　ｂ　２　、　ｂ　３−・・リミタ、ｃｄ
・　色復調器、ｂｍ・・・バースト振幅測定段、ａｋ・
累算器、ｏｓ・・方形波クロック、Ｉ！ｂ・・並列域η
器、Ｉ）　Ｊ　、　ｐ　２　。 ｐ　３．　ｐ　４　、　ｐ　５・・・ノ々ツファメモリ
、ｂｈ７゜ｂｂ２・・絶対値形成器、ａｌ、ａ２　・・
加算器、ｋ・・・並列比較器、Ｉｆ・・りやルス成形器
、ｂ　１１７　＋　ｂ　ｕ　２・・・パススイッチ。 出願人代理人　　弁理士　鈴　江　武　彦第１頁の続き ０発　明　者　アルフレッド・プラクスマラードイツ連
邦共和国デー−７８０３グ ンデルフインゲン・アム・ゼー

Claims (4)

【特許請求の範囲】
1. （１）　デジタル色フィルタの出力に現われるデジタル
   色信号が並列乗算器の第１の入力部に供給され、デジタ
   ル利得制御信号が並列乗算器の第２の入力部に供給され
   、並列乗算器の出力部がカラーキラ一段を備えたデジタ
   ル色復調器の入力部およびバースト振幅測定段の入力部
   に接続され、このバースト振幅測定段の出力信号が制御
   段において基準信号と比較され、制御段の出力信号は出
   力信号が利得制御信号である積分器を通過する如く構成
   されている複合カラー信号をデシタル的に処理するだめ
   の少なくとも１個の集積回路と、 色副搬送波周波数の４倍の周波数の第１のクロック信号
   と、色副搬送波周波数と等しい周波数の第２のクロック
   信号とを少なくとも発生する色副搬送波発振器として使
   用される方形波クロック発生器とを具備し、 第１のＩＪ　ミタが並列乗算器と・ぐ−スト振幅測定段
   との間に挿入され、制御段は並列減算器であって、その
   被減数入力部には基準信号が鳥えもれ、その減数入力部
   はバースト振幅測定段の出力部に結合され、積分器はデ
   ジタル累算器であってそのエネーブル入力部はパースト
   ゲート信号の後縁から導出された信号を供給されること
   を特徴とするカラーテレビジョン受像機用の利得制御を
   備えたデジタル集積色チヤンネル回路。
2. （２）第１のリミタからの出力信号が第１のバッファメ
   モリの入力部に供給されると共に、第１のクロック信号
   の周期に等しい遅延を与える遅延素子を通って第２のバ
   ッファメモリの入力部に供給され、第２のクロック信号
   はバーストダート信号期間中第１および第２のバッファ
   メモリのエネーブル入力部に供給され、第１および第２
   のバッファメモリからの出力信号はそれぞれ第１および
   第２の絶対値形成器に供給され、それら絶対値形成器は
   第１の並列加算器の第１および第２の入力部にそれぞれ
   接続された出力部ケ有し７、第１の並列加算器の出力部
   は第２のリミタを経て第３のバッファメモリの入力部お
   よび並列比較器の被減数入力部に結合され、この並列比
   較器の減数より大きい被減数出力はアンドク゛−トの第
   １の入力−出力経路を経て第３のノ々ツファメモリのエ
   ネーブル入力部に結合され、そのアンドクー゛−トの第
   ２の入力部には第２のりｊ、ｆｆツク信号が供給され、
   第３のバッファメモリの出力部は並列比較器の減数入力
   部に結合されると共に第４のバッファメモリの入力部に
   接続きれ、その第４のバッファメモリは出力部が並列減
   算器の減数入力部に結合されエネーブル入力部がバース
   トケ゛−ト信号と一致しない水平周波数パルスの後縁か
   ら導出された信号を供給され、第３のバッファメモリの
   クリア入力部はバーストケ°−ト信号と一致しないパル
   スの後縁から導出された信号を供給される如く構成され
   ている特許請求の範囲第１項記載の色チヤンネル回路。
3. （３）並列減算器からの出力信号は出力が第３のリミタ
   を介して第５のバッファメモリの入力部に接続されてい
   る第２の並列加算器の第１の入力部に供給され、第５の
   バッファメモリの出力部は第２の並列加算器の第２の入
   力部に結合され、この第５のバッファメモリは累算器の
   正規化入力部およびエネーブル入力部を有し、ている特
   許請求の範囲第１項または第２項記載の色ヂャンネル回
   路。
4. （４）　　ブレーク接点入力部がら出力部への経路が色
   フィルタの出力部と並列乗算器の関係するり 入力部との間に挿入され、メータ接点入力部が色フィル
   タの入力部に接続されている第１の・ぐススイッチと、 ブレーり接点入力部から出力部への経路が第１のリミタ
   の出力部と色復調器の入力部との間夕 に挿入され、メータ接点入力部が色フィルタの入力部に
   接続されている第２のパススイッチとを具備し、 第１の試験エネーブル信号およびこの第１の試験エネー
   ブル信号とオーバーラツプしない第２の試験エネーブル
   信号が第１のパススイッチの制御入力部および第２のパ
   ススイッチの制御入力部にそれぞれ供給される如く構成
   され、付勢信号が第２の試験エネーブル信号期間中カラ
   ーキラ一段の入力部に供給される如く構成され、 正規化信号が第３の試験エネーブル信号期間中第５のバ
   ッファメモリのエネーブル入力部に供給される如く構成
   され、 通常の接続・！ラドに付加して接続・Ｐラドが設けられ
   、それを介して個々のツブ回路の試験結果信号がアクセ
   ス可能にされている特許請求の範囲第１項乃至第３項の
   何れが記載の色チヤンネル回路。