JPS59213010A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の分野］ 本発明は、一般にディスク・ファイル用の磁気記録・読
取りシステム、特に改良されたディスク・ファイル用デ
ジタル制御記憶（読み書き）チャネルに関するものであ
る。

［先行技術の説明］ ディスク・ファイルは、データ演算処理システムにおい
てデータ記憶用に広範に使用されている。

ディスク・ファイルの記憶チャネルは、書込みチャネル
（回路）と読取りチャネル（回路）を含んでいる。書込
みチャネルは、ファイルのレジスタ中存在する２進デー
タのバイトを磁気変換器の書込みコイルに流れる電流に
変換する機能を有する。

この電流はデータを表わすパターンに従ってディスク表
面を磁化する磁束を生じさせる。読取りチャネルは、読
取り巻線が記録された磁束パターンに対して移動すると
き誘導される磁気変換器の読取り巻線中の電流を、ファ
イルの別のレジスタへ送られる２進データのパイ１−に
変換する機能をもつ。記憶チャネルの読取り機能と書込
み機能は。

どちらも一般にアナログ型およびデジタル型回路の両方
を用いて実現されるが、読取りチャネルは、主としてア
ナログ型回路として実用化されている。

一般に、書込みチャネルは、アナログ書込み増幅器を含
み、残りの信号処理回路および制御回路は、本来デジタ
ルである。それとは対照的に、読取りチャネルは、アナ
ログ読取り増幅器、および直流（ＤＣ）阻止コンデンサ
によってそれに接続されているアナログ可変ゲイン増幅
器を含んでいる。

ＶＧＡすなわち可変ゲイン増幅器の出力は、一般に受動
フィルター・ネットワークおよび別の増幅器を通して、
データ検出器に供給される。使用する信号検出プロセス
の種類、例えばピーク検出。

スロープ検出などに応じて、読取りチャネルの検出器は
、一般に信号微分回路、閾値設定回路、遅延回路、シン
グルショット回路などのアナログ手段を含み、最終的に
はアナログ信号に含まれる情報を２進ディジタル出力信
号に変換して静的レジスタへ送る。

アナログ型回路は周波数に依存する性質をもつため、記
憶チャネルは必ず所与のディスク・ファイルの操作仕様
、特に記録密度、データ速度、ディスク回転速度など周
波数および振幅に依存する仕様に合わせなければならな
い。

従来、信号処理および制御回路を、離散コンポーネント
を用いる回路技術によって実用化する場合、例えばデー
タ速度が増大した場合の記憶チャネルの再設計は、離散
コンボ−ネジ１〜技術の性質から、比較的短期間で実現
することができた。集積回路技術が発達するにつわで、
回路をＬＳＩ（大規模集積回路）またはＶＬＳＩ（超大
規模集積回路）技術で実現すると、莫大なコスト上の利
点があることが認められた。しかし、回路機能をＶ　Ｌ
　Ｓ　Ｉ技術で実現するには、回路設計技術陣が前もっ
て各種の設計パラメータを指定することが必要であり、
回路パラメータの一つを後から変更するには、それがど
んなに小さな変更でも、かなり長い方向転換期間（例え
ば６力月）が必要である。記憶チャネルの設計パラメー
タの多くは、それと並行して開発されるディスク・ファ
イルの他の領域と非常に相互依存しているので、一般に
、チップに組み込まれるある種のパラメータを修正した
り調整したりするための手段がＩＣチップの外部に設け
られなければならない。その結果、記憶チャネル用集積
チップは、交流結合コンデンサ、フィルター誘導子およ
びフィルター・コンデンサ、レベル設定抵抗器に取り囲
まれ、そのためカードおよびモジュールのスペースが犠
牲になり、記憶チャネルの製造コストが増大する。これ
らの外部コンポーネントは、また記憶チャネルの全体操
作を劣化させる傾向がある。かかる方法の融通性も、単
に基本的チャネル特性を比較的狭い範囲で調整すること
だけに限定され、異なる周波数依存特性をもつ別のディ
スク・ファイルに関しては使用できない。

従って、各種機能を特定のチャネルに合わ炊て調整する
ため、チャネル内で各種回路機能に微調整を加えること
のできる記憶チャネルのＶＬＳ　１による実用化をもた
らし、また回路の動作特性を比較的大きな範囲で変更し
て、基本的に同じ回路を異なるディスク・ファイル中で
使用できるようにてき九ば有利である。未発明は、かか
る記憶チャネルをもたらすものである。

［発明の概要］ 未発明は、記憶チャネルのアナログ回路がｖＬＳＩ技術
を用いて実現され、やはり同しＶＬＳ　Ｔ技術によって
同じチップ上に実現された各種の制御回路を通してマイ
クロプロセッサにより制御され、それによって先行技術
による記憶チャネルに関連して使用された外部コンポー
ネン１〜のほぼ全てをなくした記憶チャネルの実現に向
けられたものである。

本発明によれば、接続されるアナログ回路の各機能がや
はり同じチップ上に集積化される別の制御回路を備える
ように、読み書きチャネルがＶＬＳＩ技術によって構成
される。記憶チャネルの各アナログ機能と連関する制御
回路は、デジタル・アナログ変換器（ＤＡＣ）およびレ
ジスタを含んでいる。ＤＡＣは、アナログ回路の動作を
調節するための制御信号を出す。制御信号の値は、関連
するレジスタ内の制御データによって決定されるレジス
タ内の制御データは、例えば、記憶チャネルの動作を修
正するため適当なデータをレジスタに与えるようにプロ
グラミングできるマイクロコントローラから、オペレー
タの指令に基し）て、またはファイル・システムの他の
部分からマイクロプロセッサに自動的に送られるデータ
に応じて、供給される。

従って、全て集積回路技術を用いて実用化された、改良
されたディスク・ファイル用記憶チャネルをもたらすこ
とが、本発明の主たる目的である。

本発明の第２の目的は、チップ上に集積化された回路の
動作を修正するために、回路チップの外部に取りつけら
れたコンポーネントを必要としない集積回路を含む改良
されたディスク・ファイ・ル用記憶チャネルをもたらす
ことである。

未発明の第３の目的は、チャネルの操作中にその周波数
依存特性および時間依存特性が制御できる改良されたデ
ィスク・ファイル用記憶チャネルをもたらすことである
。

［良好な実施例の説明］ 第１図に示した記憶チャネルは、ディスク・ファイル（
図示せず）の読み書き変換器（ヘッド）１２に接続され
た書込チャネル１０と読取りチャネル］１を含んでいる
。記憶チャネルは、更に複数のデジタル・アナログ変換
器（ＤＡＣ）１．３Ｂないし１３Ｊ、および複数のレジ
スタ１４Δないし１４Ｋ（レジスタ１４として総称する
）を含んでおり、これらのレジスタ１４は、マイクロコ
ントローラ（マイクロプロセッサ）１６からアドレス／
データ母線１５上に与えられる２進デ一タ信号に基いて
、′セラ１〜可能およびアドレス指定可能である。なお
、レジスタ１４Ｂおよび１４Ｃは共にアップ／ダウン計
数を行うカウンタとして用いられている。当該技術分野
で知られている適当な任意のマイクロコントローラが、
第１図に示したマイクロコントローラ１６として使用可
能である。

ア１〜レス／データ母線１５は、８本の分離回線を経て
マイクロコントローラ１６とレジスタ１４との間でデー
タのバイトをビット並列様式で転送する働きをする通常
の両方向データ母線である。マイクロコントローラ１６
は、母線１５のアドレス・セクションを形成する１組の
ｎ木のアドレス線を経て、ｎビットのアドレスを送るこ
とによって、レジスタ１４のアドレス指定または選択を
行うことができる。マイクロコントローラ１６は、いつ
でもレジスタ１４の内容を調べたり、その内容を取りよ
せることかできる。

図に示した書込みチャネル１０は、書込み増幅器２０を
含み、後者はデータを表す２通信号を書込みドライバ（
図示せず）から受は取る書込みデータ入力端子２１を備
えている。書込み増幅器２０は、さらにレジスタ２３か
らの制御信号を受は取るために接続されている制御端子
２２を含んでいる。レジスタ２３からの制御信号は、先
行技術による既知の様々な技術の何九かによって、書込
み増幅器２０のゲインをセットする。書込み増幅器２０
のゲインを変動させることが必要なのは、磁気変換器の
コイル中の必要な書込み電流の量が、例えばディスク上
の磁気コーティングの種類に応じて変化し、またヘッド
浮動特性がディスクの速度ならびにシステムのその他の
パラメータに依存しているので、変換器のディスク表面
に対する相対的半径方向位置に応じて変化するためであ
る。

読取りチャネル１１は、読取り増幅器３１を含む種々の
回路を含んでいる。読取り増幅器３１は、その入力端子
３２．３３が読み書き変換器１２のコイルに接続されて
いる。読取り増幅器３１は、レジスタ１４Ａの出力に接
続された制御端子３４を備えている。レジスタ１４Ａは
、マイクロコントローラ１６から、読取り増幅器３４の
ゲインをセラ１へするデータのバイトをロードされる。

ゲイン設定技術は、本発明の一部を構成せず、また先行
技術で知られている集積回路可変ゲイン増幅器を実現す
るための各種の技術が使用できるので、その詳細は示さ
ない。

読取り増幅器や書込み増幅器を読み書き変換器１２にで
きるだけ近ずけることはｂｌ＜つ力重の希す、也がある
ので、これらの増幅器は、ヘッド・アーム」二に取りつ
けられて、適当なケーブルによって読み書きチャネルの
残りの部分に接続される分離したチップ上に形成可能で
ある。

読取り増幅器３１の出力端子３５は、マイクロコントロ
ーラ１６によって個別に制御され、オフセット・ゲイン
制御回路として総称される一連のアナログ回路を通して
、読取りチャネルの検出器部分に供給される。読取りチ
ャネル１１（土、ディスクから読取り中のデータの２進
重みを決定するために、ピーク検出技術を使用するので
、読取り増幅器３１の出力端子３５とピーク検出器３７
の入力端子との間の回路の機能は、増幅器３１から検出
器３７へ送られる信号のレベルを調節することである。

読取りチャネル１１のレベル調節部分は、加算器４０、
可変ゲイン増幅器４１、フイ°ルタ４２、もう一つの増
幅器４３を含んでいる。振幅及びオフセット検出器４４
も使用され、ピーク検出器３７に供給される増幅器４３
の出力信号を測定して、アップ／ダウン指令の形のフィ
ードバック信号を線６１及び６０を介して計数レジスタ
、即ちカウンタ１４．　Ｂ及び１４Ｇに与える機能をも
つ。カウンタ１４Ｂは、その出力端子がデジタル・アナ
ログ変換器１３Ｂを介して加算器４０の１つの入力端子
５０に接続されている。同様に、カウンタ１４Ｃは、そ
の出力端子がデジタル・アナログ変換器１３Ｇを介して
可変ゲイン増幅器４１の制御端子５１に接続されている
。

レジスタ１４Ｄは、その出力が制御信号を与えるＤＡＣ
１３Ｄ、１３Ｅ１．１３Ｆを介して、６つの極を有する
フィルタ４２の制御端子５２．５３．５４に接続されて
いる。これらの制御信号は、集積回路フィルタの極位置
を変化させるものである。

フィルタ４２の出力信号は、増幅器４３に供給される。

第２図は、第１図に示したオフセット及びゲインの制御
を行う回路部分をより詳しく示したものである。第２図
に示した機能ブロックは、第１図の同様のブロックと対
応するものであり、同じ参照記号をつけである。

前述の様に、オフセット及びゲインの制御を行う回路部
分の機能は、読取り増幅器３１からの信号の微分オフセ
ット及びゲインを調節して、ピーク検出器３７に提示さ
れる信号が、ゼロの直流オフセットをもち、適正なピー
ク間振幅となるようにすることである。通常は、読取り
増幅器３１からの信号から直流成分を取り除く働きをす
るコンデンサを結合することによって、ゼロ・オフセッ
トが得られる。加算器４０において、入力信号をＤＡＣ
１３Ｂから誘導したオフセット信号と組み合せることに
よって、同じ結果が達成される。オフセットの量は、振
幅及びオフセット検出器４４の制御の下に増分または減
分可能であり、母線１５を介してマイクロコントローラ
１６から初期値をセットされるカウンタ１４Ｂの状態に
よって制御される。

第３図に詳しく示した振幅及びオフセット検出器４４は
、カウンタ１４Ｂとカウンタ１４ｃを制御するためにピ
ーク検出器に供給されている信号を監視する。

カウンタ１４Ｂ及び１４Ｇは、それぞれ１対のクロック
入力回線を含んでいる。ＡＧＣクロック信号Ｃ１とＣ２
はカウンタ１４Ｇに印加され、オフセット・クロック信
号Ｃ３とＣ４は、カウンタ１−４Ｂに印加される。クロ
ック信号Ｃ２とＣ４は、また検出器４４にも供給される
６検出器４４の詳細は第３図に示してあり、後で説明す
る。読取り増幅器によって与えられた読取り信号から直
流オフセットを取り除くための、ここに開示した構成は
、先行技術の記憶チャネルに使用されていた通常の直流
結合コンデンサ技術に比べて、いくつかの利点がある。

一般にディスク・ファイル中で記憶チャネルは、選択さ
れたトラックを読取って、１〜ランク上のどこかにある
アドレス指定された記録を捜す。ファイル中のデータが
カウント・キー・データ（ＣＫＤ）型のフォーマットで
記録されている場合には、特にそうである。アドレス指
定された記録が検出され、データを書込まなければなら
ない場合、記憶チャネルは読取りモードから書込みモー
ドに切り替わり、書込みの後、再び読取りモードに切り
替わらなければならない。コンデンサを使用して直流オ
フセットを取り除く場合、読取り操作の間にコンデンサ
を放電し再充電するのに時間を要するため、オフセット
・コンデンサを再調整するのに要する時間に対応する距
離だけ、ディスク上でデータ・フィールドの間隔を置く
ことが必要である。マイクロコントローラ１６によって
カウンタ１４Ｂをセットできる本発明の装置では、デー
タ・フィールドを間隔を置いて配置する必要はなく、従
ってディスク上の記憶容量を増大させることができる。

その上、ファイルがトラック追跡サーボ・システムを使
用している場合、カウンタ１４Ｇの値をマイクロコント
ローラ１６によって読み取り、位置サーボ・システムの
誤差信号を生成する回路に有用なデータを与えることが
できる。カウンタ１４Ｇの値がＤＡＣ１３Ｃに供給され
ると、先行技術の記憶チャネルで示唆されているように
外部的に取り付けた別のコンデンサに何らかの電圧が貯
蔵されるのではなく、可変ゲイン増幅器４１のゲインが
セットされる。

次に、第２図及び第３図に示されている振幅及びオフセ
ット検出器４４の詳細及び操作について説明する。

第３図に詳しく示されている振幅及びオフセット検出器
４４の全体機能は、増幅器４３の出力からピーク検出器
３７に供給されるアナログ読取り信号に応じて、計数方
向制御信号を線６０を介して自動ゲイン制御用のカウン
タ１４Ｃに与え、また計数方向制御信号を線６１を介し
てオフセット制御用のカウンタ１．４　Ｂに与えること
セある。線６３は、増幅器４３の出力端子を振幅及びオ
フセット検出器４４の入力端子６２に接続する。説明の
便宜上、カウンタ１４Ｃのカウント値を増やすことによ
って、可変ゲイン増幅器４１のゲインが増加し、カウン
ト値を減らすと、ゲインが減るものと仮定する。カウン
タ１４Ｃに関して計数方向制御信号を生じるための手段
は、１対のサンプルホールド回路６４．６５を含んでお
り、この回路はそれぞれ、線６６及び６７上に供給され
るサンプル１信号及びサンプル２信号の発生時に、端子
６２に印加されるアナログ入力信号の値に対応する電圧
信号ｖ１及び■２を維持する機能をもつ。

サンプル１信号は、アナログ読取りデータ信号の正ピー
クで発生し、サンプル２信号はアナログ読取りデータ信
号の負ピークで現われる。加算器７０は減算器として機
能し、信号ｖ１と■２を受は取って線７１上に２つのピ
ーク間のピーク間電圧差ＶＭを表す出力信号を与える。

ＶＭ倍信号、ＡＧＣ比較器７２の１つの入力端子に供給
され、この比較器７２の第２の入力端子は、基準電圧源
（ＲＶＳ）７３に接続されている。比較器７２の出力は
、フリップ・フロップ７４に供給され、コのときフリッ
プ・フロップ７４の出力は、ｍ６０上の計数方向制御信
号を表す。線７１上のＶＭ倍信号ＲＶＳ電圧よりも小さ
い場合、線６０の計数制御信号は１位相外れクロック信
号Ｃ１とＣ４がカウンタ１４Ｃに印加されるとき、その
カラン１〜を増加させる様に計数方向を制御する。Ｃ１
及びＣ２は、適当なりロック回路で生成することができ
る。２つの位相外れクロック信号を用いてカウンタ１４
Ｃを駆動するのはカウンタが、この種の位相外れクロッ
ク信号を必要とする２段フリップ・フロップを用いて実
用化されていると仮定したためである。フリップ・フロ
ップ７４は、線７９によってシングルショット７８に接
続された入力端子７７を有する。シングルショット７８
の入力端子８０には、一対の信号「読取り１」と「読取
り２」が、クロック信号Ｃ２及びＣ４と共にオア・ゲー
１−８１を通して供給される。端子８０の信号によって
シングルショット７８が動作すると、フリップ・フロッ
プ７４は、比較器７２からの信号の値に応じてセットさ
れる。

サンプル１及びサンプル２信号並びに読取り１及び読取
り２信号を生成する手段は、正閾値検出器８５、負閾値
検出器８６及びスロープ検出器８７を含んでいる。また
、ゲート８８Ａないし８８Ｄで表わされる論理回路も含
まれている。

正及び負閾値検出器８５及び８６の出力は、スロープ検
出器８７の出力によってゲートされ、サンプル１．サン
プル２、読取り１、読取り２信号をもたらす。サンプル
ホールド回路６４及び６５は、サンプル１及びサンプル
２信号の他に非同期クロック信号Ｃ２及びＣ４によって
作動されることを指摘しておく。これらのクロック信号
は、サンプル１及びサンプル２信号に比べて、全く稀に
しか発生しない。クロック信号は、始動中にランダム・
サンプリングを強制して自己訂正を保証するのに使用さ
れる。ランダム・サンプリングは、通常のシステム動作
中は動作に影響を及ぼさない。

オフセット制御用のカウンタ１４Ｂを制御するための同
様の構成は、フリップ・フロップ９０、比較器９１、加
算器９２を含んでいる。加算器９２から比較器９１への
入力線９４は、正及び負ピーク値の代数和を反映する。

比較器９１に対するもう１つの入力９５は、ゼロ基準電
圧源（ＺＲＶＳ）９３に接続されている。カウンタ］−
４Ｂを制御する方法は、カウンタ１４Ｃに関して説明し
た方法と同様である。

非同期サンプルが発生しうるが、閾値回路及びスロープ
回路によって制御される有効サンプルがそれに後続する
。二の有効サンプルが（刻時前に）発生すると、カウン
タの計数方向（アップ／ダウン）が決定される。通常の
動作中、有効１サンプルは非同期サンプルよりもずっと
高率で発生し、有効サンプルがカウンタの計数方向を決
定する。

ＡＧＣクロック信号ｃ１、Ｃ２とオフセラ］−・タロツ
ク信号Ｃ３、Ｃ４とは互いに独立であり、異なる周波数
を有し、別個の反応時間をもたらす。

第３図に示した振幅及びオフセラ１〜検出器の動作は、
下記の通りである。始動中、システムの振幅及びオフセ
ット制御部分は、ひどく均衡外わのことがある。飽和及
びクリッピングが起こることも起こらないこともあり、
振幅やオフセットの測定値は不正確になりうる。それら
がなおりウンタ中で適正な応答を引き起こし、システム
を均衡状態にもっていくのであれば、不正確な測定値は
許容される。振幅に関する検出器はセットされたレベル
、例えば２００ｍＶを基準として入力信号を区別し、全
ての応答は、その信号が２００　ｍ　Ｖより大きいかそ
れとも小さいかにもとづく。信号がセラ１へされた２０
０ｍＶレベルよりもどれだけ大きいまたは小さいかを厳
密に知ることは、実際には必要でない。それがあるべき
値よりも大きいかまたは小さいかを知るだけでよい。オ
フセットに関する検出器の場合は、レベルはゼロであり
、従って正味の結果が正かそれとも負かを知るだけでよ
い。

不正確な測定値が生じた大部分の場合には、それらの測
定値はなお正しい応答を引き起こす。不正確な測定値が
、正しくない応答を引き起こし得る極端な場合が少しあ
る。しかし、それが起こったとき、２つの測定値のうち
、１度に誤っているのは一方だけであり、２つの訂正ル
ープの少くとも一方は正しい応答を与える。正しい応答
をもつループは、常に自動訂正し、他方のループ測定を
不正確にする条件を取り除く。従って、このシステムは
自己訂正式のものであり、始動が保証される。通常の動
作中は飽和及びクリッピングは起こらない。測定値は常
に正確であり、各ループは独立して自己維持する。

以下は、極端な状態からの始動の例である。振幅が２０
０ｍＶ、オフセットが一７００ｍＶと仮定する。信号の
振幅は、ひどいオフセラ１−の存在によって完全にマス
クされ、信号は−４００ｍ　Ｖのレベルでクリップされ
る。信号は閾値を平常な順序で越えていす、その結果、
サンプル１及びサンフル２信号並びに読取り１及び読取
り２信号が正常に動作できないため、同期サンプルは使
用可能でない。従って、クロックの結果として非同期サ
ンプルが取り出される。示される振幅は、Ｏｍ■であり
、示されるオフセットは大きな負の値である。振幅の測
定値は不正確である。しかしオフセットの極性測定値は
正しい。行われる訂正動作は、ＡＧＣ訂正部及びオフセ
ット訂正部の相対的応答時間によって決まる。

オフセラ１−訂正応答が、ＡＧＣ訂正よりも速いと仮定
すると、次のことが起こる。オフセット訂正部が自己訂
正を開始して、今よりも負の度合を小さくする。オフセ
ットが一７ＱＯｍＶからゼロに変化すると、振幅測定値
は有効になる。両方の測定値が有効なとき、両方のルー
プは自己訂正する。ＡＧＣ訂正応答がオフセット応答よ
りも速いと仮定すると、より複雑な状況が生じる。この
場合、ＡＧＣ訂正は２００ｍＶよりも小さい振幅をもた
らす。ＡＧＣ応答は、可変ゲイン増幅器のゲインを増大
させ、示された（検出器によって測定された）振幅が２
００ｍＶになるまで、そうし続ける。ＡＧＣはゲインを
連続的に調節して、この示された振幅を維持する。ＡＧ
Ｃが示された振幅を２００ｍＶに維持している間、オフ
セット訂正部はより遅い速度で動作しているとしてもな
お有効であり、オフセットは最後には自己訂正する。

オフセットが充分に減少すると、示された振幅が有効と
なり、両方のループは独立して自己訂正する。

再び第１図を参照すると、６つの極を有するフィルタ４
２には、ＤＡＣ１３Ｄ乃至１３Ｆ、及びレジスタ１４Ｉ
〕が関連している。マイクロコントローラ１６がレジス
タ１４Ｄに信号を与えて、フィルタ４２の３対の極を制
御する。このフィルタ４２は、約１０　Ｍ　Ｈｚから約
５０　Ｍ　Ｈｚまでの周波数の範囲で調節できる。レジ
スタ１４Ｄに供給される値に応じて、バターワース型フ
ィルタまたは楕円型フィルタあるいは極対のセツティン
グに応じてその他の型式のフィルタを実現するように、
極対を配置することができる。

第１図に示した記憶チャネルの残りの部分は、ピーク検
出器３７と呼ばれる。これは、ピーク位置情報を抜き出
すための微分器１００、ピーク振幅情報をもたらすため
の閾値回路１０１、遅延回路１０２、及びシングルショ
ッｌ−１０３を含んでいる。さらに、ＤＡＣｌ、３Ｇ乃
至１３Ｊ及びレジスタ１．４　Ｇ乃至１４Ｊも設けられ
ている。

これらの回路は、入力波形のピークの時間位置に関する
遅延タイミング情報を示すデジタル・パルス列をもたら
す。ピーク検出器３７は、ピークが２０乃至１００ナノ
秒離れた波形を扱うことができる。この範囲をカバーで
きるようにするため、マイクロコントローラ１６はレジ
スタ１４Ｇ乃至１４Ｊに、扱うべき読取り信号データ速
度に適した値をロードする。詳細は次の如くである。

（１）　レジスタ１４．０に微分器１００のロール・オ
フ周波数を制御する値をロードする。この周波数は、回
路ゲインが周波数と共に増加するのをやめる周波数であ
る。これは高周波雑音感度を減少させる。

（２）　レジスタ１４　Ｈは、使用する閾値を受は取る
。この値は、主としてヘット／ディスク・インタフェー
ス記録及び密度に依存している。ある種の記録技術では
、理想値が内側トラックと外側トラックとに関して異な
り、また、成るヘッド／ディスク組合わせと別の組合わ
せとで異なりうる。

従ってマイクロコントローラ１６によってロードされる
値を、特定のディスク駆動機構及びトラックに合わせる
ことができる。

（３）　遅延回路１０２は、システムのデータ速度に応
じて調節される。

（４）　シングルショット１０３は、出力パルス幅を調
節するようにレジスタ１４Ｊ内のデータによって調節さ
れる。

母線１５には、安全・誤り・条件回路１１０も接続され
ている。これらの回路は、チャネル内の各種回路の状態
を検出し、この情報を、レジスタ１４Ｋにセットしてマ
イクロコン１−ローラ１６が使用できるようにする。こ
のレジスタには、その後、母線１５を通してマイクロコ
ン１〜ローラ１６によって調べられる。マイクロコン１
−ローラ１６は、データをレジスタ１４Ｋにロートする
ことによって、ある種の条件をセットすることもできる
。

以上説明し第１図に図示した記憶チャネルは、多くの独
特の特徴をもっている。第１に、外部コンポーネントが
取り除かれているので、このチャネルは１つまたは複数
のチップ上で完全に集積化することができる。その結果
カード及びモジュールのスペースが減り、費用が安くな
り、信頼性が向」ニする。第２に、オフセットとゲイン
がプログラム制御されるので、チャネルは書込み動作に
続いて直ちに読取り動作を行うことが可能であり、長い
コード間ギャップがなくなる。

チャネル特性は計算機によって決定されるので、各機械
は、その機械中の特定のヘッド・ディスク・アセンブリ
（ＨＤＡ）に合わせた、あるいは、ＨＤＡ中の特定のア
ームに合わせた独自のチャネル特性をもつことができる
。これらの特性は、最終試験中に決定することもでき、
あるいはマイクロコン１ヘローラを順応可能にして、ど
の特性セットが最も低い誤り率を与えるか、最良のオフ
トラック・パフォーマンスを与えるかなどを決定できる
ようにすることができる。こうして、最適特性が機械の
耐用期間中変化する場合でも、プログラムが高いパフォ
ーマンスを維持するためにこれらの変化に順応すること
ができる。また、チャネル特性はハードウェア化されて
おらず、プログラム制御されているので、モジュール改
削の変更や再作業の必要なしに非常に容易に変更を加え
ること・ができる。

チャネル特性は、マイクロコントローラから迅速にロー
ド可能な制御データによって定めることができるので、
トランク毎にそれを変えることができる。例えば、内側
バンドから外側バンドに向うと信号帯域幅が大きく変化
する帯域化記録においてこれは有用かもしれない。良好
な雑音阻止のためには、フィルタ帯域幅は、通過帯域外
の雑音を阻止するため、信号帯域幅の変化に追従しなけ
ればならない。またマイクロコントローラが、誤り訂正
を助けるため、チャネルのプログラミング可能性を活用
することができる。部分的なビットのドロップ・アウト
のため、特定の記録上で困難な誤りが生じたと仮定する
。マイクロコントローラは閾値を下げて、そのビットを
検出して誤りが訂正できるかどうかみる。フィルタの型
式、帯域幅またはピーキングを変えて、反則ビットが誤
り訂正コートを満たすように充分に強調またはシフトす
ることを試みることができる。

もう一つの特徴は、自己診断できることである。

オフセット調節部は、電圧を入力信号に加える回路であ
る。入力信号がない場合、オフセットはチャネルの残り
の部分に試験電圧をもたらすことができる。これを用い
て、信号経路の連続性をチェックし閾値の値をチェック
し、増幅器ゲインを測定するなどできる。

前述のように、チャネル・データ速度はマイクロコント
ローラによって制御されている。その結果、データ速度
が大きく変動したとしても、チャネル・チップを複数の
機械中で使用することができる。

また、本発明の良好な実施例を磁気記憶環境中で生じる
信号を処理するための記憶チャネルとして説明してきた
が、光学装置など他の型式のデータ記憶装置中に記憶さ
れたデータから生成された信号もここに開示した装置に
より、同じ利点をもって処理できることが認められる。

本発明をその特定の実施例について具体的に示し説明し
てきたが、当技術の専門家には了解されるように２本発
明の精神と範囲から外れることなく、他の様々な形状や
細部の変更を加えることができる。

【図面の簡単な説明】

第１図は本発明を具体化した記憶チャネルのブロック図
である。 第２図は第１図の記憶チャネルの一部のアナログ回路の
相互接続及び制御関係を示す概略図である。 第３図は第２図に示した振幅及びオフセット検出器の回
路構成を示す図である。 １２・・・・読み書き変換器、１３Ａ乃至１３Ｂ・・・
・ディジタル・アナログ変換器、１４Ａ乃至１４Ｋ・・
・・レジスタ、１６・・・・マイクロコントローラ、３
１・・・読取り増幅器、３７・・・・ピーク検出器、４
０・・・・加算器、４１・・・・可変ゲイン増幅器、４
２・・・フィルタ、４３・・・・増幅器、４４・・・・
振幅及びオフセット検出器。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　　山　　本　　仁　　朗（外１名） 手続補正書動式） 昭和５９年６月の日 特許庁長官　若　杉　和　夫　殿 Ｊ、事件の表示 昭和５９年　特許願　第２６２２３号 ２、発明の名称 信号処理装置 ３、補正をする者 事件との関係　特許出願人 ４、代理人 ６、補正の対象 明細νＦ全全 文、補正の内容 別紙のとおり（内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 集積回路技術によって造られた下記の（イ）乃至（ホ）
   の構成要素を有し、記録媒体に記録されているデータを
   読取る変換器から生じるアナログ信号を処理して２進デ
   ィジタル信号を生じる信号処理装置： （イ）　上記変換器の出力端子に接続されている読取り
   増幅器、 （ロ）　上記読取り増幅器から生じる信号に基いて、該
   信号の振幅に拘りなく所定の振幅を有すると共に直流成
   分を除去された出力信号を生じる第１群のアナログ回路
   、 （ハ）　上記第１群のアナログ回路の出力信号に応じて
   上記第１群のアナログ回路に関する制御信号を生じる手
   段を含み、上記第１群のアナログ回路の動作パラメータ
   を調節する装置、（ニ）　上記第１群のアナログ回路の
   出力信号を受取る第２群のアナログ回路及びそれに接続
   されていて上記２進ディジタル信号を生じるディジタル
   回路を有するピーク検出器、 （ホ）　上記ピーク検出器における上記第２群のアナロ
   グ回路及びディジタル回路の動作パラ、メータを調節す
   る装置。