JP2531604B2 - 信号処理装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の分野］ 本発明は、一般にデイスク・フアイル用の磁気記録・
読取りシステム、特に改良されたデイスク・フアイル用
デジタル制御記憶（読み書き）チヤネルに関するもので
ある。

［先行技術の説明］ デイスク・フアイルは、データ演算処理システムにお
いてデータ記憶用に広範に使用されている。デイスク・
フアイルの記憶チヤネルは、書込みチヤネル（回路）と
読取りチヤネル（回路）を含んでいる。書込みチヤネル
は、フアイルのレジスタ中存在する２進データのバイト
を磁気変換器の書込みコイルに流れる電流に変換する機
能を有する。この電流はデータを表わすパターンに従っ
てデイスク表面を磁化する磁束を生じさせる。読取りチ
ャネルは、読取り巻線が記録された磁束パターンに対し
て移動するとき誘導される磁気変換器の読取り巻線中の
電流を、フアイルの別のレジスタへ送られる２進データ
のバイトに変換する機能をもつ。記憶チャネルの読取り
機能と書込み機能は、どちらも一般にアナログ型および
デジタル型回路の両方を用いて実現されるが、読取りチ
ャネルは、主としてアナログ型回路として実用化されて
いる。一般に、書込みチヤネルは、アナログ書込み増幅
器を含む、残りの信号処理回路および制御回路は、本来
デジタルである。それとは対照的に、読取りチャネル
は、アナログ読取り増幅器、および直流（DC）阻止コン
デンサによってそれに接続されているアナログ可変ゲイ
ン増幅器を含んでいる。VGAすなわち可変ゲイン増幅器
の出力は、一般に受動フイルター・ネツトワークおよび
別の増幅器を通して、データ検出器に供給される。使用
する信号検出プロセスの種類、例えばピーク検出、スロ
ープ検出などに応じて、読取りチャネルの検出器は、一
般に信号微分回路、閾値設定回路、遅延回路、シングル
ショット回路などのアナログ手段を含み、最終的にはア
ナログ信号に含まれる情報を２進デイジタル出力信号に
変換して静的レジスタへ送る。

アナログ型回路は周波数に依存する性質をもつため、
記憶チャネルは必ず所与のデイスク・フアイルの操作仕
様、特に記録密度、データ速度、デイスク回転速度など
周波数および振幅に依存する仕様に合わせなければなら
ない。

従来、信号処理および制御回路を、離散コンポーネン
トを用いる回路技術によって実用化する場合、例えばデ
ータ速度が増大した場合の記憶チャネルの再設計は、離
散コンポーネント技術の性質から、比較的短期間で実現
することができた。集積回路技術が発達するにつれて、
回路をLSI（大規模集積回路）またはVLSI（超大規模集
積回路）技術で実現すると、莫大なコスト上の利点があ
ることが認められた。しかし、回路機能をVLSI技術で実
現するには、回路設計技術師が前もつて各種の設計パラ
メータを指定することが必要であり、回路パラメータの
一つを後から変更するには、それがどんなに小さな変更
でも、かなり長い方向転換期間（例えば６カ月）が必要
である。記憶チヤネルの設計パラメータの多くは、それ
と並行して開発されるデイスク・フアイルの他の領域と
非常に相互依存しているので、一般に、チップに組み込
まれるある種のパラメータを修正したり調整したりする
ための手段がICチップの外部に設けられなければならな
い。その結果、記憶チャネル用集積チップは、交流結合
コンデンサ、フイルター誘導子およびフイルター・コン
デンサ、レベル設定抵抗器に取り囲まれ、そのためカー
ドおよびモジユールのスペースが犠牲になり、記憶チャ
ネルの製造コストが増大する。これらの外部コンポーネ
ントは、また記憶チャネルの全体操作を劣化させる傾向
がある。かかる方法の融通性も、単に基本的チャネル特
性を比較的狭い範囲で調整することだけに限定され、異
なる周波数依存特性をもつ別のデイスク・フアイルに関
しては使用できない。

従って、各種機能を特定のチャネルに合わせて調整す
るため、チャネル内で各種回路機能に微調整を加えるこ
とのできる記憶チャネルのVLSIによる実用化をもたら
し、また回路の動作特性を比較的大きな範囲で変更し
て、基本的に同じ回路を異なるデイスク・フアイル中で
使用できるようにできれば有利である。未発明は、かか
る記憶チャネルをもたらすものである。

［発明の概要］ 本発明は、記憶チャネルのアナログ回路がVLSI技術を
用いて実現され、やはり同じVLSI技術によって同じチッ
プ上に実現された各種の制御回路を通してマイクロプロ
セッサにより制御され、それによって先行技術による記
憶チャネルに関連して使用された外部コンポーネントの
ほぼ全てをなくした記憶チャネルの実現に向けられたも
のである。

本発明によれば、接続されるアナログ回路の各機能が
やはり同じチップ上に集積化される別の制御回路を備え
るように、読み書きチャネルがVLSI技術によって構成さ
れる。記憶チャネルの各アナログ機能と連関する制御回
路は、デジタル・アナログ変換器（DAC）およびレジス
タを含んでいる。DACは、アナログ回路の動作を調節す
るための制御信号を出す。制御信号の値は、関連するレ
ジスタ内の制御データによって決定されるレジスタ内の
制御データは、例えば、記憶チャネルの動作を修正する
ため適当なデータをレジスタに与えるようにプログラミ
ングできるマイクロコントローラから、オペレータの指
令に基いて、またはフアイル・システムの他の部分から
マイクロプロセッサに自動的に送られるデータに応じ
て、供給される。

従って、全て集積回路技術を用いて実用化された、改
良されたデイスク・フアイル用記憶チャネルをもたらす
ことが、本発明の主たる目的である。

本発明の第２の目的は、チップ上に集積化された回路
の動作を修正するために、回路チップの外部に取りつけ
られたコンポーネントを必要としない集積回路を含む改
良されたデイスク・フアイル用記憶チャネルをもたらす
ことである。

未発明の第３の目的は、チャネルの操作中にその周波
数依存特性および時間依存特性が制御できる改良された
デイスク・フアイル用記憶チャネルをもたらすことであ
る。

［良好な実施例の説明］ 第１図に示した記憶チャネルは、デイスク・フアイル
（図示せず）の読み書き変換器（ヘッド）12に接続され
た書込チャネル10と読取りチャネル11を含んでいる。記
憶チャネルは、更に複数のデジタル・アナログ変換器
（DAC）13Bないし13J、および複数のレジスタ14Aないし
14K（レジスタ14として総称する）を含んでおり、これ
らのレジスタ14は、マイクロコントローラ（マイクロプ
ロセッサ）16からアドレス／データ母線15上に与えられ
る２進デイジタル信号に基いて、セット可能およびアド
レス指定可能である。なお、レジスタ14Bおよび14Cは共
にアツプ／ダウン計数を行うカウンタとして用いられて
いる。当該技術分野で知られている適当な任意のマイク
ロコントローラが、第１図に示したマイクロコントロー
ラ16として使用可能である。アドレス／データ母線15
は、８本の分離回線を経てマイクロコントローラ16とレ
ジスタ14との間でデータのバイトをビット並列様式で転
送する働きをする通常の両方向データ母線である。マイ
クロコントローラ16は、母線15のアドレス・セクション
を形成する１組のｎ本のアドレス線を経て、ｎビットの
アドレスを送ることによって、レジスタ14のアドレス指
定または選択を行うことができる。マイクロコントロー
ラ16は、いつでもレジスタ14の内容を調べたり、その内
容を取りよせることができる。

図に示した書込みチャネル10は、書込み増幅器20を含
み、後者はデータを表す２進信号を書込みドライバ（図
示せず）から受け取る書込みデータ入力端子21を備えて
いる。書込み増幅器20は、さらにレジスタ23からの制御
信号を受け取るために接続されている制御端子22を含ん
でいる。レジスタ23からの制御信号は、先行技術による
既知の様々な技術の何れかによって、書込み増幅器20の
ゲインをセットする。書込み増幅器20のゲインを変動さ
せることが必要なのは、磁気変換器のコイル中の必要な
書込み電流の量が、例えばデイスク上の磁気コーテイン
グの種類に応じて変化し、またヘッド浮動特性がデイス
クの速度ならびにシステムのその他のパラメータに依存
しているので、変換器のデイスク表面に対する相対的半
径方向位置に応じて変化するためである。

読取りチャネル11は、読取り増幅器31を含む種々の回
路を含んでいる。読取り増幅器31は、その入力端子32、
33が読み書き変換器12のコイルに接続されている。読取
り増幅器31は、レジスタ14Aの出力に接続された制御端
子34を備えている。レジスタ14Aは、マイクロコントロ
ーラ16から、読取り増幅器34のゲインをセットするデー
タのバイトをロードされる。ゲイン設定技術は、本発明
の一部を構成せず、また先行技術で知られている集積回
路可変ゲイン増幅器を実現するための各種の技術が使用
できるので、その詳細は示さない。

読取り増幅器や書込み増幅器を読み書き変換器12にで
きるだけ近ずけることはいくつかの利点があるので、こ
れらの増幅器は、ヘッド・アーム上に取りつけられて、
適当なケーブルによって読み書きチヤネルの残りの部分
に接続される分離したチップ上に形成可能である。

読取り増幅器31の出力端子35は、マイクロコントロー
ラ16によって個別に制御され、オフセット・ゲイン制御
回路として総称される一連のアナログ回路を通して、読
取りチャネルの検出器部分に供給される。読取りチャネ
ル11は、デイスクから読取り中のデータの２進重みを決
定するために、ピーク検出技術を使用するので、読取り
増幅器31の出力端子35とピーク検出器37の入力端子との
間の回路の機能は、増幅器31から検出器37へ送られる信
号のレベルを調節することである。読取りチャネル11の
レベル調節部分は、加算器40、可変ゲイン増幅器41、フ
イルタ42、もう一つの増幅器43を含んでいる。振幅及び
オフセット検出器44も使用され、ピーク検出器37に供給
される増幅器43の出力信号を測定して、アップ／ダウン
指令の形のフイードバック信号を線61及び60を介して計
数レジスタ、即ちカウンタ14B及び14Cに与える機能をも
つ。カウンタ14Bは、その出力端子がデジタル・アナロ
グ変換器13Bを介して加算器40の１つの入力端子50に接
続されている。同様に、カウンタ14Cは、その出力端子
がデジタル・アナログ変換器13Cを介して可変ゲイン増
幅器41の制御端子51に接続されている。

レジスタ14Dは、その出力が制御信号を与えるDAC13
D、13E、13Fを介して、６つの極を有するフイルタ42の
制御端子52、53、54に接続されている。これらの制御信
号は、集積回路フイルタの極位置を変化させるものであ
る。

フイルタ42の出力信号は、増幅器43に供給される。

第２図は、第１図に示したオフセット及びゲインの制
御を行う回路部分をより詳しく示したものである。第２
図に示した機能ブロックは、第１図の同様のブロックと
対応するものであり、同じ参照記号をつけてある。

前述の様に、オフセット及びゲインの制御を行う回路
部分の機能は、読取り増幅器31からの信号の微分オフセ
ット及びゲインを調節して、ピーク検出器37に提示され
る信号が、ゼロの直流オフセットをもち、適正なピーク
間振幅となるようにすることである。通常は、読取り増
幅器31からの信号から直流成分を取り除く働きをするコ
ンデンサを結合することによって、ゼロ・オフセットが
得られる。加算器40において、入力信号をDAC13Bから誘
導したオフセット信号と組み合せることによって、同じ
結果が達成される。オフセットの量は、振幅及びオフセ
ット検出器44の制御の下に増分または減分可能であり、
母線15を介してマイクロコントローラ16から初期値をセ
ットされるカウンタ14Bの状態によって制御される。

第３図に詳しく示した振幅及びオフセット検出器44
は、カウンタ14Bとカウンタ14Cを制御するためにピーク
検出器に供給されている信号を監視する。

カウンタ14B及び14Cは、それぞれ１対のクロック入力
回線を含んでいる。AGCクロック信号C1とC2はカウンタ1
4Cに印加され、オフセット・クロック信号C3とC4は、カ
ウンタ14Bに印加される。クロック信号C2とC4は、また
検出器44にも供給される。検出器44の詳細は第３図に示
してあり、後で説明する。読取り増幅器によって与えら
れた読取り信号から直流オフセットを取り除くための、
ここに開示した構成は、先行技術の記憶チャネルに使用
されていた通常の直流結合コンデンサ技術に比べて、い
くつかの利点がある。一般にデイスク・フアイル中で記
憶チャネルは、選択されたトラックを読取って、トラッ
ク上のどこかにあるアドレス指定された記録を捜す。フ
アイル中のデータがカウント・キー・データ（CKD）型
のフオーマットで記録されている場合には、特にそうで
ある。アドレス指定された記録が検出され、データを書
込まなければならない場合、記憶チャネルは読取りモー
ドから書込みモードに切り替わり、書込みの後、再び読
取りモードに切り替わらなければならない。コンデンサ
を使用して直流オフセットを取り除く場合、読取り操作
の間にコンデンサを放電し再充電するのに時間を要する
ため、オフセット・コンデンサを再調整するのに要する
時間に対応する距離だけ、デイスク上でデータ・フイー
ルドの間隔を置くことが必要である。マイクロコントロ
ーラ16によってカウンタ14Bをセットできる本発明の装
置では、データ・フイールドを間隔を置いて配置する必
要はなく、従ってデイスク上の記憶容量を増大させるこ
とができる。その上、フアイルがトラック追跡サーボ・
システムを使用している場合、カウンタ14Cの値をマイ
クロコントローラ16によって読み取り、位置サーボ・シ
ステムの誤差信号を生成する回路に有用なデータを与え
ることができる。カウンタ14Cの値がDAC13Cに供給され
ると、先行技術の記憶チャネルで示唆されているように
外部的に取り付けた別のコンデンサに何らかの電圧が貯
蔵されるのではなく、可変ゲイン増幅器41のゲインがセ
ットされる。

次に、第２図及び第３図に示されている振幅及びオフ
セット検出器44の詳細及び操作について説明する。

第３図に詳しく示されている振幅及びオフセット検出
器44の全体機能は、増幅器43の出力からピーク検出器37
に供給されるアナログ読取り信号に応じて、計数方向制
御信号を線60を介して自動ゲイン制御用のカウンタ14C
に与え、また計数方向制御信号を線61を介してオフセッ
ト制御用のカウンタ14Bに与えることである。線63は、
増幅器43の出力端子を振幅及びオフセット検出器44の入
力端子62に接続する。説明の便宜上、カウンタ14Cのカ
ウント値を増やすことによって、可変ゲイン増幅器41の
ゲインが増加し、カウント値を減らすと、ゲインが減る
ものと仮定する。カウント14Cに関して計数方向制御信
号を生じるための手段は、１対のサンプルホールド回路
64、65を含んでおり、この回路はそれぞれ、線66及び67
上に供給されるサンプル１信号及びサンプル２信号の発
生時に、端子62に印加されるアナログ入力信号の値に対
応する電圧信号V1及びV2を維持する機能をもつ。サンプ
ル１信号は、アナログ読取りデータ信号の正ピークで発
生し、サンプル２信号はアナログ読取りデータ信号の負
ピークで現われる。加算器70は減算器として機能し、信
号V1とV2を受け取って線71上に２つのピーク間のピーク
間電圧差VMを表す出力信号を与える。VM信号は、AGC比
較器72の１つの入力端子に供給され、この比較器72の第
２の入力端子は、基準電圧源（RVS）73に接続されてい
る。比較器72の出力は、フリップ・フロップ74に供給さ
れ、コのときフリップ・フロップ74の出力は、線60上の
計数方向制御信号を表す。線71上のVM信号がRVS電圧よ
りも小さい場合、線60の計数制御信号は、位相外れクロ
ック信号C1とC2がカウンタ14Cに印加されるとき、その
カウントを増加させる様に計数方向を制御する。C1及び
C2は、適当なクロック回路で生成することができる。２
つの位相外れクロック信号を用いてカウンタ14Cを駆動
するのはカウンタが、この種の位相外れクロック信号を
必要とする２段フリップ・フロップを用いて実用化され
ていると仮定したためである。フリップ・フロップ74
は、線79によってシングルショット78に接続された入力
端子77を有する。シングルショット78の入力端子80に
は、一対の信号「読取り１」と「読取り２」が、クロッ
ク信号C2及びC4と共にオア・ゲート81を通して供給され
る。端子80の信号によってシングルショット78が動作す
ると、フリップ・フロップ74は、比較器72からの信号の
値に応じてセットされる。

サンプル１及びサンプル２信号並びに読取り１及び読
取り２信号を生成する手段は、正閾値検出器85、負閾値
検出器86及びスロープ検出器87を含んでいる。また、ゲ
ート88Aないし88Dで表わされる論理回路も含まれてい
る。

正及び負閾値検出器85及び86の出力は、スロープ検出
器87の出力によってゲートされ、サンプル１、サンプル
２、読取り１、読取り２信号をもたらす。サンプルホー
ルド回路64及び65は、サンプル１及びサンプル２信号の
他に非同期クロック信号C2及びC4によって作動されるこ
とを指摘しておく。これらのクロック信号は、サンプル
１及びサンプル２信号に比べて、全く稀にしか発生しな
い。クロック信号は、始動中にランダム・サンプリング
を強制して自己訂正を保証するのに使用される。ランダ
ム・サンプリングは、通常のシステム動作中は動作に影
響を及ぼさない。

オフセット制御用のカウンタ14Bを制御するための同
様の構成は、フリップ・フロップ90、比較器91、加算器
92を含んでいる。加算器92から比較器91への入力線94
は、正及び負ピーク値の代数和を反映する。比較器91に
対するもう１つの入力95は、ゼロ基準電圧源（ZRVS）93
に接続されている。カウンタ14Bを制御する方法は、カ
ウンタ14Cに関して説明した方法と同様である。

非同期サンプルが発生しうるが、閾値回路及びスロー
プ回路によって制御される有効サンプルがそれに後続す
る。この有効サンプルが（刻時前に）発生すると、カウ
ンタの計数方向（アップ／ダウン）が決定される。通常
の動作中、有効サンプルは非同期サンプルよりもずっと
高率で発生し、有効サンプルがカウンタの計数方向を決
定する。

AGCクロック信号C1、C2とオフセット・クロック信号C
3、C4とは互いに独立であり、異なる周波数を有し、別
個の反応時間をもたらす。

第３図に示した振幅及びオフセット検出器の動作は、
下記の通りである。始動中、システムの振幅及びオフセ
ット制御部分は、ひどく均衡外れのことがある。飽和及
びクリッピングが起こることも起こらないこともあり、
振幅やオフセットの測定値は不正確になりうる。それら
がなおカウンタ中で適正な応答を引き起こし、システム
を均衡状態にもっていくのであれば、不正確な測定値は
許容される。振幅に関する検出器はセットされたレベ
ル、例えば200mVを基準として入力信号を区別し、全て
の応答は、その信号が200mVより大きいかそれとも小さ
いかにもとづく。信号がセットされた200mVレベルより
もどれだけ大きいまたは小さいかを厳密に知ることは、
実際には必要でない。それがあるべき値よりも大きいか
または小さいかを知るだけでよい。オフセットに関する
検出器の場合は、レベルはゼロであり、従って正味の結
果が正かそれとも負かを知るだけでよい。

不正確な測定値が生じた大部分の場合には、それらの
測定値はなお正しい応答を引き起こす。不正確な測定値
が、正しくない応答を引き起こし得る極端な場合が少し
ある。しかし、それが起こったとき、２つの測定値のう
ち、１度に誤っているのは一方だけであり、２つの訂正
ループの少くとも一方は正しい応答を与える。正しい応
答をもつループは、常に自動訂正し、他方のループ測定
を不正確にする条件を取り除く。従って、このシステム
は自己訂正式のものであり、始動が保証される。通常の
動作中は飽和及びクリッピングは起こらない。測定値は
常に正確であり、各ループは独立して自己維持する。

以下は、極端な状態からの始動の例である。振幅が20
0mV、オフセットが−7000mVと仮定する。信号の振幅
は、ひどいオフセットの存在によって完全にマスクさ
れ、信号は−400mVのレベルでクリップされる。信号は
閾値を平常な順序で越えていず、その結果、サンプル１
及びサンフル２信号並びに読取り１及び読取り２信号が
正常に動作できないため、同期サンプルは使用可能でな
い。従って、クロックの結果として非同期サンプルが取
り出される。示される振幅は、0mVであり、示されるオ
フセットは大きな負の値である。振幅の測定値は不正確
である。しかしオフセットの極性測定値は正しい。行わ
れる訂正動作は、AGC訂正部及びオフセット訂正部の相
対的応答時間によって決まる。

オフセット訂正応答が、AGC訂正よりも速いと仮定す
ると、次のことが起こる。オフセット訂正部が自己訂正
を開始して、今よりも負の度合を小さくする。オフセッ
トが−700mVからゼロに変化すると、振幅測定値は有効
になる。両方の測定値が有効なとき、両方のループは自
己訂正する。AGC訂正応答がオフセット応答よりも速い
と仮定すると、より複雑な状況が生じる。この場合、AG
C訂正は200mVよりも小さい振幅をもたらす。AGC応答
は、可変ゲイン増幅器のゲインを増大させ、示された
（検出器によって測定された）振幅が200mVになるま
で、そうし続ける。AGCはゲインを連続的に調節して、
この示された振幅を維持する。AGCが示された振幅を200
mVに維持している間、オフセット訂正部はより遅い速度
で動作しているとしてもなお有効であり、オフセットは
最後には自己訂正する。オフセットが充分に減少する
と、示された振幅が有効となり、両方のループは独立し
て自己訂正する。

再び第１図を参照すると、６つの極を有するフイルタ
42には、DAC13D乃至13F、及びレジスタ14Dが関連してい
る。マイクロコントローラ16がレジスタ14Dに信号を与
えて、フイルタ42の３対の極を制御する。このフイルタ
42は、約10MHzから約50MHzまでの周波数の範囲で調節で
きる。レジスタ14Dに供給される値に応じて、バターワ
ース型フイルタまたは楕円型フイルタあるいは極対のセ
ッテイングに応じてその他の型式のフイルタを実現する
ように、極対を配置することができる。

第１図に示した記憶チャネルの残りの部分は、ピーク
検出器37と呼ばれる。これは、ピーク位置情報を抜き出
すための微分器100、ピーク振幅情報をもたらすための
閾値回路101、遅延回路102、及びシングルショット103
を含んでいる。さらに、DAC13G乃至13J及びレジスタ14G
乃至14Jも設けられている。

これらの回路は、入力波形のピークの時間位置に関す
る遅延タイミング情報を示すデジタル・パルス列をもた
らす。ピーク検出器37は、ピークが20乃至100ナノ秒離
れた波形を扱うことができる。この範囲をカバーできる
ようにするため、マイクロコントローラ16はレジスタ14
G乃至14Jに、扱うべき読取り信号データ速度に適した値
をロードする。詳細は次の如くである。

（１） レジスタ14Gに微分器100のロール・オフ周波数
を制御する値をロードする。この周波数は、回路ゲイン
が周波数と共に増加するのをやめる周波数である。これ
は高周波雑音感度を減少させる。

（２） レジスタ14Hは、使用する閾値を受け取る。こ
の値は、主としてヘッド／デイスク・インタフエース記
録及び密度に依存している。ある種の記録技術では、理
想値が内側トラックと外側トラックとに関して異なり、
また、或るヘッド／デイスク組合わせと別の組合わせと
で異なりうる。従ってマイクロコントローラ16によって
ロードされる値を、特定のデイスク駆動機構及びトラッ
クに合わせることができる。

（３） 遅延回路102は、システムのデータ速度に応じ
て調節される。

（４） シングルショット103は、出力パルス幅を調節
するようにレジスタ14J内のデータによって調節され
る。

母線15には、安全・誤り・条件回路110も接続されて
いる。これらの回路は、チャネル内の各種回路の状態を
検出し、この情報を、レジスタ14Kにセットしてマイク
ロコントローラ16が使用できるようにする。このレジス
タには、その後、母線15を通してマイクロコントローラ
16によって調べられる。マイクロコントローラ16は、デ
ータをレジスタ14Kにロードすることによって、ある種
の条件をセットすることもできる。

以上説明し第１図に図示した記憶チャネルは、多くの
独特の特徴をもっている。第１に、外部コンポーネント
が取り除かれているので、このチャネルは１つまたは複
数のチップ上で完全に集積化することができる。その結
果カード及びモジュールのスペースが減り、費用が安く
なり、信頼性が向上する。第２に、オフセットとゲイン
がプログラム制御されるので、チャネルは書込み動作に
続いて直ちに読取り動作を行うことが可能であり、長い
コード間ギヤップがなくなる。

チャネル特性は計算機によって決定されるので、各機
械は、その機械中の特定のヘッド・デイスク・アセンブ
リ（HDA）に合わせた、あるいは、HDA中の特定のアーム
に合わせた独自のチャネル特性をもつことができる。こ
れらの特性は、最終試験中に決定することもでき、ある
いはマイクロコントローラを順応可能にして、どの特性
セットが最も低い誤り率を与えるか、最良のオフトラッ
ク・パフオーマンスを与えるかなどを決定できるように
することができる。こうして、最適特性が機械の耐用期
間中変化する場合でも、プログラムが高いパフオーマン
スを維持するためにこれらの変化に順応することができ
る。また、チャネル特性はハードウエア化されておら
ず、プログラム制御されているので、モジユール設計の
変更や再作業の必要なしに非常に容易に変更を加えるこ
とができる。

チャネル特性は、マイクロコントローラから迅速にロ
ード可能な制御データによつて定めることガイドできる
ので、トラツク毎にそれを変えることができる。例え
ば、内側バンドから外側バンドに向うと信号帯域幅が大
きく変化する帯域化記録においてこれは有用かもしれな
い。良好な雑音阻止のためには、フイルタ帯域幅は、通
過帯域外の雑音を阻止するため、信号帯域幅の変化に追
従しなければならない。またマイクロコントローラが、
誤り訂正を助けるため、チャネルのプログラミング可能
性を活用することができる。部分的なビットのドロップ
・アウトのため、特定の記録上で困難な誤りが生じたと
仮定する。マイクロコントローラは閾値を下げて、その
ビットを検出して誤りが訂正できるかどうかみる。フイ
ルタの型式、帯域幅またはピーキングを変えて、反則ビ
ットが誤り訂正コードを満たすように充分に強調または
シフトすることを試みることができる。

もう一つの特徴は、自己診断できることである。オフ
セツト調節部は、電圧を入力信号に加える回路である。
入力信号がない場合、オフセツトはチャネルの残りの部
分に試験電圧をもたらうすことができる。これを用い
て、信号経路の連続性をチエツクし閾値の値をチエツク
し、増幅器ゲインを測定するなどできる。

前述のように、チャネル・データ速度はマイクロコン
トローラによつて制御されている。その結果、データ速
度が大きく変動したとしても、チャネル・チツプを複数
の機械中で使用することができる。

また、本発明の良好な実施例を磁気記憶環境中で生じ
る信号を処理するための記憶チャネルとして説明してき
たが、光学装置など他の型式のデータ記憶装置中に記憶
されたデータから生成された信号もここに開示した装置
により、同じ利点をもつて処理できることが認められ
る。

本発明をその特定の実施例について具体的に示し説明
してきたが、当技術の専門家には了解されるように、本
発明の精神と範囲から外れることなく、他の様々な形状
や細部の変更を加えることができる。

【図面の簡単な説明】

第１図は本発明を具体化した記憶チャネルのブロツク図
である。 第２図は第１図の記憶チャネルの一部のアナログ回路の
相互接続及び制御関係を示す概略図である。 第３図は第２図に示した振幅及びオフセツト検出器の回
路構成を示す図である。 12……読み書き変換器、13A乃至13B……デイジタル・ア
ナログ変換器、14A乃至14K……レジスタ、16……マイク
ロコントローラ、31……読取り増幅器、37……ピーク検
出器、40……加算器、41……可変ゲイン増幅器、42……
フイルタ、43……増幅器、44……振幅及びオフセツト検
出器。

フロントページの続き (72)発明者 カ−ル・レイモンド・ヘンス アメリカ合衆国カリフオルニア州ロス・ アルトス・ブルツクミル・ロ−ド1409番 地 (56)参考文献 特開 昭52−4217（ＪＰ，Ａ) 特開 昭50−39915（ＪＰ，Ａ) 特開 昭58−79330（ＪＰ，Ａ) 特開 昭55−25851（ＪＰ，Ａ) 実開 昭53−17211（ＪＰ，Ｕ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】集積回路技術によって造られた下記の
   （イ）乃至（ハ）の構成要素を有し、記録媒体に記録さ
   れているデータを読み取る変換器から生じるアナログ信
   号を処理して２進デイジタル信号を生じる信号処理装
   置： （イ） 上記変換器の出力端子に接続されている読み取
   り増幅器（31）、 （ロ） 入力端子に接続された、微分回路、閾値回路、
   遅延回路を有する第１群のアナログ回路（100〜102）、
   上記２進デイジタル信号を供給するデイジタル出力回路
   （103）を有するピーク検出器であって、該ピーク検出
   器中の各々の上記回路に設けられた制御端子に対してコ
   ントローラから供給される制御信号にしたがって、上記
   各回路における動作パラメータの調節が行なわれるよう
   にされたピーク検出器（37）、 （ハ） 下記（ａ）および（ｂ）の構成を有する回路、 （ａ） 上記読み取り増幅器（31）および上記ピーク検
   出器（37）の上記入力端子との間に構成され、 上記ピーク検出器に供給される信号の振幅を上記読み取
   り増幅器からの出力値に拘らず、所定の振幅に維持し、
   上記増幅器から供給される信号中に存在する直流成分の
   除去を実行する、第２群のアナログ回路（40〜43）、 （ｂ） 上記第２群のアナログ回路に供給される制御信
   号を上記ピーク検出器に供給される信号に応じて生成す
   る手段を含み、該第２群のアナログ回路のセットパラメ
   ータを直接かつ連続的に調節する手段、 以上の構成を有する信号処理装置。