JPH0249571B2 - Hakeiseikeikairo - Google Patents

Hakeiseikeikairo

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JPH0249571B2
JPH0249571B2 JP17747681A JP17747681A JPH0249571B2 JP H0249571 B2 JPH0249571 B2 JP H0249571B2 JP 17747681 A JP17747681 A JP 17747681A JP 17747681 A JP17747681 A JP 17747681A JP H0249571 B2 JPH0249571 B2 JP H0249571B2
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JP
Japan
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circuit
signal
input
input signal
gain control
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JP17747681A
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JPS5879330A (ja
Inventor
Masateru Sasaki
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Expired - Lifetime legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01Shaping pulses

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Digital Magnetic Recording (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 本発明は非対称入力信号とその遅延信号とを予
め決められた割合で合計して入力信号を波形整形
する波形整形回路に関する。
従来の磁気記憶装置例えば磁気デイスクで用い
られる磁気ヘツドの読出し信号はほゞ左右対称で
あり、磁気記憶装置からの記憶データの読出しに
は差したる問題はなかつた。
しかしながら、最近の新しい形式のヘツド例え
ば磁気薄膜ヘツドはその形状効果からその出力信
号の波形はピークに関して非対称である。これは
ヘツドの周波数特性を悪化させるばかりでなく、
信号のピークシフトを生じさせる大きな原因とな
つている。従つて、ヘツドからの出力信号をその
まゝ読取回路へ入力させ得ず、この入力に先立つ
てヘツド出力信号に対し波形整形を施す必要性が
生じて来ている。
このような事情は非対称入力信号をそのまゝ受
信し得ないその他の回路においても生じて来る事
柄である。
本発明は上述したような不具合を解決すべく創
案されたもので、その目的は非対称入力信号を予
め決められた値だけ遅延させその信号と非対称入
力信号とを予め決められた割合で合計することに
より、対称性のある信号を発生し、入力信号の周
波数特性の改善等を図つた波形整形回路を提供す
ることにある。
以下添付図面を参照しながら本発明の実施例を
説明する。
第1図は本発明回路の基本的な回路構成を示
す。第1図において1は非対称入力信号例えば磁
気記憶装置の薄膜ヘツドから出力される信号を受
ける入力端子で、この端子は入力信号に予め決め
られた遅延量を与える遅延回路2の入力へ接続さ
れると共にその特性インピーダンスを有する素子
3で終端されて和回路4の一方の入力へ接続さ
れ、該和回路の他方の入力は遅延回路2の入力へ
接続されて本発明回路は構成されている。
この本発明の基本回路は入力信号の非対称性を
整形して対称性のある出力信号を得るもので、そ
れぞれの具体的回路には次のようなものがある。
これら具体的回路は説明の都合上、対称性の入力
信号にこれから導出されるそれぞれの場合の信号
成分を重畳している。
第2図は入力信号の右側(遅れ方向)に正の遅
れ成分を重畳する回路例を示している。この回路
の基本構成は第1図と同じであるので、同一構成
要素には同一の参照番号を付してその説明を省略
するが、和回路4は加算器で、その遅延回路2で
τだけ遅延させた信号をk倍して入力信号x(t)
に重畳するように構成されている。
この回路の動作を説明すると、その入力信号x
(t)(第3図の3−1参照)が端子1に入力され
た場合の出力信号y(t)(第3図の3−3参照)
は y(t)=kx(t+τ)+x(t) …(1) で表わされ(式(1)中のkx(t+τ)の波形を第3
図の3−2に示す。)、x(t)の最大値をX、y
(t)の最大値をYとすると、式(1)は Yejt=Xejt+kXej(t+) …(2) となる。そしてYとXとの比をとると、 Y/X=1+kej〓〓 …(3) となり、その絶対値は |X/Y|=√(1+ )22 2
=√1+(+2) …(4) となる。また、XとYとの位相角θは θ=tan-1k sinωτ/1+k cosωτ…(5) となる。また、この位相角θを角速度で微分した
値(dθ/dω)は dθ/dω=τk(k+cosωτ)/1+k2+2k cosωτ
…(6) となる。
第4図は入力信号の左側(進み方向)に負の進
み成分を重畳する回路例で、この回路も第2図と
同様、第1図の基本回路の構成要素と同様なの
で、同一構成要素には同一の参照番号を付してそ
の説明を省略するが、和回路4は加算器で、入力
信号x(t)をτだけ遅延した信号と入力信号x
(t)を(−k)倍した信号とを重畳するように
構成されている。
この回路の動作を説明すると、その端子1に入
力信号x(t)が入力された場合の式(1)に対応す
る出力信号を表わす式y(t)(第5図の5−3参
照)は y(t)=x(t+τ)−kx(t) …(7) で表わされる(式(7)中のx(t+τ)は第5図の
5−1に、また−kx(t)は第5図の5−2に表
示してある)。
そして、第2図回路での諸量を表わす式(2),
(3),(4),(5),(6)に対応する第4図回路での諸量を
表わす各式は次式(8),(9),(10),(11),(12)の通りと

る。
Yejt=Xej(t+)−kXejt …(8) Y/X=ej〓〓−k …(9) |Y/X|=√(−)22 =√1+2−2 …(10) θ=tan-1sinωτ/cosωτ−k …(11) dθ/dω=τ(1−k cosωτ)/1+k2−2k cos
ωτ…(12) 第6図は入力信号の右側(遅れ方向)に負の遅
れ成分を重畳する回路例で、この回路も第2図と
同様、第1図の基本回路と同じ回路構成なので同
一の回路構成には同一の参照番号を付するが、和
回路4は加算器で、入力信号x(t)とこれをτ
だけ遅延させた信号を(−k)倍した信号とを重
畳するように構成されている。
この回路の動作を説明すると、その端子1に入
力信号x(t)(第7図の7−1参照)が入力され
た場合の式(1)に対応する出力信号を表わす式y
(t)(第7図の7−3)は y(t)=x(t)−kx(t+τ) …(13) で表わされる(式(13)中の−kx(t+τ)は第
7図の7−2に示されている)。また、第2図回
路について説明した諸量を表わす式(2)、(3)、(4)、
(5)、(6)に対応する第6図回路の諸量を表わす式は
次式(14)、(15)、(16)、(17)、(18)の通りと

る。
Yejt=Xejt−kXej(t+) …(14) Y/X=1−kejt …(15) |Y/X|=√(1− )22
2 =√1+2−2 …(16) θ=−tan-1k sinωτ/1−k cosωτ …(17) dθ/dω=τk(k−cosωτ)/1+k2−2k cosωτ
…(18) 第8図は入力信号の左側(進み方向)に正の進
み成分を重畳する回路例を示すものであるが、そ
の回路構成は第1図回路と同じ構成要素なので、
その同一構成要素には同一の参照番号を付してそ
の説明を省略する。和回路4は加算器で、入力信
号x(t)倍した信号と入力信号x(t)をτだけ
遅延させた信号とを重畳するように構成されてい
る。
この回路の動作を説明すると、その端子1に入
力信号x(t)が入力された場合の式(1)に対応す
る出力信号を表わす信号y(t)(第9図の9−3
参照)は y(t)=x(t+τ)+kx(t) …(19) で表わされる(式(19)中のx(t+τ)は第9
図の9−1に、またkx(t)は第9図の9−2に
示されている)。また、第2図回路について説明
した諸量を表わす式(2)、(3)、(4)、(5)、(6)に対応す
る第8図回路の諸量を表わす式は次式(20)、
(21)、(22)、(23)、(24)の通りとなる。
Yejt=Xej(t+)+kXejt …(20) Y/X=ej〓〓+k …(21) |Y/X|=√1+2+2 …(22) θ=tan-1sinωτ/k+cosωτ …(23) dθ/dω=τ(1+k cosωτ)/1+k2+2k cos
ωτ…(24) 第10図は第6図回路の具体的な回路である。
この回路において、5は増幅段で、6はインピー
ダンスZ0を有する増幅段5の負荷素子である。負
荷素子6の出力端7は加算器4の一方の入力に接
続されると共に、遅延回路2の入力に接続されて
いる。遅延回路2の出力はその特性インピーダン
スZ0を有する素子3で終端されて加算器4の他方
の入力に接続されている。加算器4は利得制御可
能な差動増幅回路手段で構成され、その利得制御
入力端8には利得制御手段9が接続されている。
この利得制御手段9による利得制御は利得制御手
段9の可変出力抵抗が利得制御回路手段10の抵
抗11に並列に接続されて利得が変えられるよう
に構成されている。12,13はエミツタホロワ
ーを構成するNPN形トランジスタで、トランジ
スタ13、抵抗11,14及び抵抗11と並列に
接続される上記可変出力抵抗によつて利得制御回
路手段10が構成されている。NPN形トランジ
スタ15,16は通常の差動増幅器を構成する能
動素子である。17はその出力端子である。
利得制御手段9はデイジタル−アナログ変換回
路18とその出力に接続された電界効果形トラン
ジスタ19とから成る。変換回路18の入力は例
えば、磁気デイスク(図示せず)のトラツク番号
の供給手段へ接続されている。
第10図回路の動作は第6図回路の動作と基本
的には同じである。第10図回路の動作は上述の
如く、和回路にk変更回路即ち利得制御回路手段
10を含むことにおいてのみその動作に相違があ
る。
これを説明すると次のようになる。端子1へ入
力された第11図に示された入力信号(k=0)
が増幅段5で増幅されて信号V0となる。この信
号V0は加算器4の一方の入力へ供給されると共
に遅延回路2で遅延されて信号Vdとなり、加算
器4の他方の入力へ供給される。信号V0はエミ
ツタホロワを構成するトランジスタ12で増幅さ
れて信号v0がそこから出力される。
一方、信号Vdはエミツタホロワを構成するト
ランジスタ13で増幅されて次のような信号vd
その出力に発生される。
vd=R211Rsd/R1+R211RsdVd …(25) 但し、式(25)において、Rsdは電界効果トラ
ンジスタ19のソースドレン間抵抗で、上述した
可変出力抵抗である。
この信号vdは信号v0に対し vd/v0=k …(26) なる関係に設定されており、これら両信号が差動
増幅器を構成するトランジスタ15,16で加算
されるから第6図回路で説明した動作がなされて
いる。
そして、式(25)から判るように、vdはRsd
よつて変えられる。つまりkが変えられる。この
ようにしてkが増されると、その限度はあるが、
第11図からも判るように、非対称信号の非対称
度の改善度合は向上する。
このような特性を利用して、一般に磁気デイス
クの内周と外周とで非対称性の異なる信号を対称
性のある信号に整形することが出来る。即ちアク
セスされつゝあるトラツク番号をデイジタル−ア
ナログ変換回路18へ入力してその出力により電
界効果形トランジスタ19のソース−ドレイン間
抵抗Rsdを変えればよい。これにより、信号の波
形変動に対処出来る。
以上の説明から明らかなように、本発明によれ
ば、次のような効果が得られる。
非対称性入力信号を対称化しうる。
利得制御回路手段の利得制御量を非対称の度
合に応じて変えることにより、非対称性が変わ
つて来ても、対称性のある信号を得ることが出
来る等である。
【図面の簡単な説明】
第1図は本発明の基本回路構成を示す図、第2
図は入力信号のピークより遅れている信号部分に
正の遅れ成分を重畳する回路図、第3図は第2図
回路各部の信号波形図、第4図は入力信号のピー
クより進んでいる信号部分に負の進み成分を重畳
する回路図、第5図は第4図回路各部の信号波形
図、第6図は入力信号のピークより遅れている信
号部分に負の遅れ成分を重畳する回路図、第7図
は第6図回路各部の信号波形図、第8図は入力信
号のピークより進んでいる信号部分に正の進み成
分を重畳する回路図、第9図は第8図回路各部の
信号波形図、第10図は第6図回路の具体的回路
図、第11図は第10図回路の動作を説明するた
めの信号波形図である。 図中、1は入力端子、2は遅延回路、4は和回
路、10は利得制御回路手段、9は利得制御手段
である。

Claims (1)

  1. 【特許請求の範囲】 1 非対称入力信号を受ける入力端子と、該入力
    端子に接続された遅延回路と、上記入力端子及び
    遅延回路の出力に接続され上記非対称入力信号と
    遅延回路出力信号とを予め決められた割合で合計
    する和回路とより成る波形整形回路。 2 上記和回路は利得制御回路手段を有し、その
    利得制御入力へ利得制御手段を接続して構成され
    ていることを特徴とする特許請求の範囲第1項記
    載の波形整形回路。
JP17747681A 1981-11-05 1981-11-05 Hakeiseikeikairo Expired - Lifetime JPH0249571B2 (ja)

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JPS5879330A JPS5879330A (ja) 1983-05-13
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JPH0624042B2 (ja) * 1983-03-11 1994-03-30 株式会社日立製作所 波形等化回路
US4535371A (en) * 1983-05-16 1985-08-13 International Business Machines Corporation Recording channel with signal controlled integrated analog circuits
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JP2511847B2 (ja) * 1984-11-09 1996-07-03 株式会社日立製作所 波形等化回路

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