KR950004268Y1 - 디스크 구동장치의 데이터 검출레벨 조정회로 - Google Patents

Abstract

내용 없음.

Description

디스크 구동장치의 데이터 검출레벨 조정회로

제1도는 일반적인 디스크 구동장치에 사용되는 채널 프로세서의 블럭 구성도.

제2도는 제1도의 데이터 검출에 따른 동작 파형도.

제3도는 제1도의 데이터 검출레벨의 변화에 따른 에러발생의 예시도.

제4도는 종래의 데이터 검출레벨 조정회로도.

제5도는 본 고안에 따른 데이터 검출레벨 조정회로도.

제6도는 제5도의 동작을 설명하기 위한 동작 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

102 : 채널 프로세서 104 : 서보 타이밍 제어기

R1, R2, R3, R11, R12, R13 : 저항 C1 : 캐패시터

본 고안은 디스크 구동장치의 데이터 검출레벨 조정회로에 관한 것으로, 특히 자동이득제어 홀드신호(automatic gain control hold signal)에 의해 데이터 검출 레벨을 가변 조정하여 서보 버스트의 초기 위치를 정확히 검출하는 데이터 검출레벨 조정회로에 관한 것이다.

일반적으로 하드 디스크 드라이브, 플로피 디스크 드라이브등의 디스크 구동장치는 컴퓨터시스템의 보조기억장치로 널리 사용되고 있다. 디스크 구동장치는 하드 디스크 또는 플로피 디스크등의 디스크상에 데이터를 기록하거나 기록되어 있는 데이터를 리이드하는 장치를 말한다. 상기와 같은 장치에서 디스크에 기록된 데이터를 리이드시에는 헤드에 의해 픽업(pick-up)된 신호를 채널 프로세서에서 미리 설정된 데이터 검출레벨과 히스테리시스(Hysterisis)레벨을 비교함으로써 데이터를 검출하고 있다.

또한 상기와 같이 검출되어진 데이터중 소망하는 데이터를 찾기 위해서는 서보 버스트(Servo bust)에 실려 있는 버스트 정보를 검출하여야하며, 검출되어진 데이터로부터 서보 버스트를 위해서는 서보 버스트의 시작을 나타내는 직류 소거 갭(DC Erase gap)를 검출하여야 한다. 상기와 같은 직류 소거 갭의 검출의 정확도는 데이터를 검출하기 위한 히스테리시스의 레벨에 따라 크게 좌우되며, 이는 후술하는 바와 같다.

디스크에 기록된 신호를 픽업하는 헤드의 출력을 처리하는 채널 프로세서의 일반적인 블럭구성을 제1도에 도시하였으며, 그의 동작 파형을 제2도 및 제3도에 도시하였다.

상기 제1도에서 이득제어증폭기(Gain control Amplifier)(8), 필터(10), 미분기(12), 양방향 단안정 멀티바이브레이터(14, 20), 지연기(15), 히스테리시스 차동비교기(16), 플립플롭(18), 정류회로(24), 자동이득제어회로(25)로 구성된 부분은 이미 원칩화되어 범용적으로 사용되는 회로이다. 이와 같은 회로로는 미합중국에 소재하고 있는 National Semiconductor사의 리이드/라이트 채널 프로세서 DP8492 혹은 DP8464같은 집적회로가 사용될 수 있다. 상기 제1도를 참조하여 본 고안을 이해하는데 유용한 일반적인 데이터 검출 동작을 설명한다.

지금 헤드(2, 4)에 의해 디스크(도시하지 않았음)로부터 픽업된 신호는 전치증폭기(Pre-amplifier)(6)에서 전치증폭된후 캐패시터(C1, C2)를 거쳐 교류신호만이 출력된다. 상기 캐패시터(C1, C2)에 연결된 이득제어증폭기(8)는 상기전치증폭된 픽업신호를 소정의 이득으로 증폭하여 출력하며 이는 필터(10)를 거쳐 미분기(12)와 히스테리시스 차동비교기(16) 및 정류회로(24)에 동시에 인가된다. 이때 필터(10)의 출력 파형은 제2(a)도와 같이 나타난다. 정류회로(24)는 필터(10)의 출력신호를 전파정류함으로써 신호의 레벨에 대응한 전압을 자동이득제어회로(26)에 인가한다. 자동이득제어회로(26)는 정류회로(24)로 부터 출력되는 전압레벨에 대응하여 이득제어증폭기(B)의 이득을 적절하게 제어한다. 한편, 미분기(12)는 필터(10)의 출력 신호를 제2(b)도와 같이 미분함으로써 신호의 피크치 신호를 검출하고, 제2(b)도와 같이 검출된 피크치 신호를 제로크싱하여 제2(c)도와 같은 제로크로싱 신호를 양방향 단안정 멀티바이브레이터(14)로 출력한다. 상기 미분기(12)에 접속된 양방향 단안정 멀티바이브레이터(14)는 상기 제2(c)도와 같은 제로크로싱 검출신호의 상승에지와 하강에지에 응답하여 제2(d)도와 같은 파형의 펄스신호를 출력한다. 상기 양방향 단안정 멀티바이브레이터(14)로 부터 제2(d)도와 같이 출력된 신호는 지연기(15)에 의해 제2(e)도와 같이 지연되어 플립플롭(18)의 클럭단자(CK)로 인가된다.

이때 상기 미분기(12)는 기준전압레벨 Eref상의 잡음(N)에도 응답함으로써 제2도에서 헤칭된 부분과 같은 오(false)테이터가 발생된다. 상기 오데이터틀 방지하고 피크치만을 데이터로서 검출하기 위해 히스테리시스 차동비교기(16)는 필터(10)의 출력신호를 외부에서 미리 설정되어 입력되는 데이터 검출레벨과 히스테리시스 비교를 한다. 통상 상기와 같은 데이터 검출레벨은 검출레벨 설정회로(22)에 의해 설정되는 전압레벨로서 히스테리시스 차동비교기(16)의 히스테리시스 레벨 SETHYS이 된다. 이에따라 상기 히스테리시스 차동비교기(16)는 필터(10)의 출력신호의 변화에 대응하여 제2(f)도와 같은 파형의 신호를 플립플롭(18)로 출력한다.

상기 플립플롭(18)온 양방향 단안정 멀티바이브레이터(14)에서 출력되는 신호의 상승(rising edge)점 마다 히스테리시스 차동비교기(16)의 출력신호를 래치함으로써 제2(g)도와 같은 파형의 신호를 출력한다. 그러면 양방향 단안정 멀티바이브레이터(20)는 플립플롭(18)에서 출력되는 신호의 매 상승점 및 하강점(falling edge)에 응답하여 트리거됨으로써 제2(h)도와 같은 펄스신호를 발생한다. 제2(h)도의 펄스신호를 제2(a)도의 신호와 비교해 보면 히스테리시스 레벨내에서 입력된 신호의 상승 피이크점과 하강 피이크점만이 검출된 것을 알 수 있다. 그러므로 양방향 단안정 멀티바이브레이터(20)에서 밭생되는 펄스신호가 디스크로 부터 리이드된 데이터(DATA)로서 출력된다.

여기서 헤드(2, 4)에 의해 픽업되는 신호는 실제적으로 신호의 간섭, 충격, 잡음 등의 운용환경에 의해 제3도와 같이 변형된다. 특히 디스크의 용량이 커질수록 디스크상의 기록 정보가 고밀도화되고 데이터를 기록하는 트랙수가 증가함에 따라 신호의 변형은 더욱 심화된다. 상기와 같은 원인으로 데이터 검출레벨을 부적절하게 설정하면 데이터 에러가 발생되고, 더욱이 베이스 라인상에 노이즈 영향을 많이 받는 직류 소거 갭을 검출하기가 어려워서 서보버스트의 시작을 검출할 수 없는 문제가 발생된다.

즉, 데이터 검출레벨을 제3도의 EiH2와 EiL2와 같이 너무 높게 설정하면 베이스 라인의 잡음에는 강하나 데이터가 유실되는 부분 P2이 발생하여 데이터 미싱 펄스(Data missing pulse)(MP)가 제3도와 같이 발생된다. 또한 데이터 검출레벨을 제3도의 EiH1와 EiL1와 같이 너무 낮게 설정하면 데이터가 유실되는 부분 P1이 발생하여 엑스트라 펄스(Extra Pulse)가 제3도와 같이 발생된다. 이에따라 검출레벨 설정회로(22)에서는 상기와 같은 신호의 변형을 고려하여 데이터 검출레벨을 적절한 값으로 설정하여야 하며, 상기 적절한 검출 레벨은 노이즈에 가장 치명적인 직류 소거 갭을 정확히 검출할 수 있도록하는 레벨이어야 한다.

종래에 사용되어 왔던 검출레벨 설정회로의 일예를 들면, 제4도로서 도시한 바와 같이 두개의 저항(R1,R2,R3)으로 전원전압 Vcc을 분압하여된 소정 레벨의 데이터 검출레벨 전압을 채널 프로세서(102)의 히스테리시스 단자(SETHYS)로 제공한다.

이때 데이터 검출레벨이 상기한 바와같이 적절한 레벨이 되도록 상기 저항(R1, R2)을 선택하여야 한다. 상기 제4도에서 상기 두 저항(R1,R2)의 접속노드에 접속된 저항(R3)은 서보 타이밍 제어기(104)로 부터 출력되는 히스테리시스 레벨제어신호()에 의해 상기 저항(R2)와 병렬 접속되어 상기 데이터 검출 레벨을 상승시키는 저항이다. 그리고, 상기 서보 타이밍 제어기(104)의 AH단자는 자동이득제어 홀드신호(AGC Hold singnal)출력단자로서 이는 헤드를 미디어에 온트랙(ON Track)시켜주기위한 시점에서 하이 레벨로 출력된다. 상기 자동이득제어 홀드신호는 상기 채널 프로세서(102)로 부터 출력되는 데이터를 입력하는 서보 타이밍 제어기(104)가 입력되는 데이터로 부터 자동이득 제어를 위한 신호를 검출하였을때 출력하여 직류 소거 갭 및 온 트랙을 위한 버스트A와 버스트B 신호의 증폭을 방지하기 위하여 출력한다. 상기와 같은 자동이득 홀드 제어신호를 입력하는 상기 채널 프로세서(102)는 헤드로 부터 픽업되어 입력되는 신호의 증폭을 중지한다.

그러나 상기 제4도와 같은 종래의 회로는 자동이득제어 홀드신호와 히스테리시스 제어신호를 서보 타이밍 제어기(104)에서 각각 분리하여 공급함으로써 자동이득제어를 홀드하여야할 구간과 데이터 구간에 관계없이 동일하게 히스테리시스의 레벨이 제어된다. 상기와 같은 원인으로 인해 베이스 라인상에서 잡음에 가장 영향을 많이 받는 직류 소거 갭 구간과 데이터가 실린 데이터 구간이 똑같은 데이터 검출 레벨(히스테리시스 레벨)값에 제어됨으로써 서보 버스트를 찾지 못하는 문제가 발생된다. 또한 데이터 검출레벨을 전실한 바와 같이 너무 높게 설정하면 베이스 라인의 잡음에는 강하나 데이터가 유실되는 부분이 발생하여 데이터 미싱 펄스가 발생되며, 데이터 검출레벨을 너무 낮게 설정하면 잡음의 영향을 많이 받는 직류 소거 갭 구간에 있는 잡음 펄스를 데이터로 오검출하는 문제가 발생하여 직류 소거 갭 구간을 정확히 검출할 수 없는 분제가 발생한다.

따라서 본 고안의 목적은 미디어에 기록된 정보를 검출하기 위한 직류 소거 갭을 정확히 검출하기 위한 데이터검출 레벨 설정회로를 제공함에 있다.

본 고안의 다른 목적은 헤드를 디스크 상에 온 트랙 시키는 버스트신호의 증폭을 정확히 홀드하고 직류 소거갭을 정확히 검출하기위한 데이터검출 레벨 설정회로를 제공함에 있다.

이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.

제5도는 본고안에 따른 데이터 검출레벨 설정회로도로서, 헤드로 부터 픽업된 신호를 소정의 이득으로 증폭하여 파형정형하고, 상기 파형정형된 신호를 데이터 검출레벨로 적응하여 듀티가 변화되는 히스테리시스 클럭에 의해 래치하여 엔코드된 데이터를 출력하며 자동이득 홀드제어 신호의 입력에 응답하여 자동이득의 동작을 홀드하는 채널 프로세서(102)와, 상기 채널 프로세서(102)로 부터 출력되는 데이터를 디코딩하여 자동이득제어 홀드 정보를 검출하고, 상기 검출에 의해 자동이득제어 홀드신호를 상기 채널 프로세서(102)로 출력하는 서보 타이밍 제어기(104)와, 전원전압(Vcc)을 소정의 전안으로 분압하여 상기 채널 프로세서(102)의 데이터 검출 레벨로 제공하고, 상기 자동이득제어 홀드신호의 입력에 응답하여 상기 출력되는 데이터 검출 레벨을 상승시키는 테이터검출 레벨 가변부로 구성되어 있다.

상기의 구성중 데이터검출 레벨 가변부는 전원전압(Vcc)와 접지 사이에 직렬접속되어 상기 전원전압(Vcc)을 소정 제1레벨의 전압 레벨로 분압하여 출력하여 출력하는 저항(R11, R12)와, 상기 저항(R11, R12)의 접속노드와 상기 서보 타이밍 제어기(104)의 자동이득제어 홀드신호 단자(AH)의 사이에 접속되어 있으며, 상기 자동 이득제어 홀드신호에 응답하여 상기 분압된 레벨을 상승시키는 저항(R13)으로 구성된다. 이때, 상기 저항(R11, R12)는 레벨설정 수단에 대응되고, 상기 저항(R13)은 전압 레벨가변 수단에 대응된다.

제6도는 제5도의 동작을 설명하기 위한 동작 파형도로서, 제6(a)도는 헤드로 부터 픽업되어 자동이득 증폭된후 필터링된 신호의 파형도이며, 제6(b)도 자동이득제어 홀드신호이고, 제6(c)도는 히스테리스 신호의 파형이며, 제6(d)도는 베이스라인의 기준 레벨이다. 이때 상기 제6(a)도중 참조번호 61은 자동이득제어 홀드 정보가 실린 구간이며, 62는 서보 버스트의 시작을 나타내는 직류 소거 갭(DC Erase gap)구간이고, 63, 64는 헤드를 미디어에 온트랙 시키기위한 버스트 A, B의 정보 구간이며, 65는 PAD구간이고, 66은 데이터 구간이다.

이하 본 고안에 따른 제5도의 동작예를 제6도의 파형도를 참조하여 상세히 설명한다.

지금 상기 제5도와 같은 회로에 전원전압(Vcc)이 입력되면, 저항(R11, R12)는 상기 전원전압(Vcc)을 하기와 같이 분압하여 소정 제1레벨의 전압을 데이터 검출레벨의 신호로하여 채널 프로세서(102)의 히스테리시스 단자(SETHYS)로 출력하며, 이때의 전압을 SHVI 이라하면, 하기와 같다.

상기 식1에서 R12을 9.09킬로오음, R13을 47.5킬로오음, R14을 1킬로오음이라 하면, SHV1은 495.54mV로 된다. 이때 상기 서보 타이밍 제어기(104)의 자동이득 제어 홀드 신호 단자(AH)는 오푼 상태로 이의 출력은 하이 임퍼던스 상태이며 이로 인해 저항(R13)의 값은 무시된다.

상기 식1과 같은 데이터 검출 레벨의 전압이 입력되면, 채널 프로세서(102)내의 히스테리시스 레벨 HYSV은 하기 식2와 같이 설정되어진다.

단 CHAN은 채널 전류로서 540mV라 가정함.

따라서 식1과 같은 데이터 검출 레벨의 전압이 채널 프로세서(102)로 입력되면, 채널 프로세서(102)내의 히스테리시스 레벨(HYSV)은 약 39.82%정도가 된다.

상기식 2와 같은 히스테리시스 레벨이 설정된 상태에서 헤드가 픽업한 신호가 상기 채널 프로세서(102)로 입력되면, 상기 채널 프로세서(102)는 제1도에서 전술한 바와 같은 동작을 하여 헤드로 부터의 출력을 파형정형하여 서보 타이밍 제어기(104)로 출력한다. 이때 채널 프로세서(102)의 자동이득제어 홀드 단자(HOLD)로는 아무런 신호가 입력되지 않으며, 이로 인해 상기 채널 프로세서(102)는 입력되는 신호를 소정 레밸의 신호로 자동이득 조절하여 출력한다. 상기 헤드로부터 출력된 신호가 제6도 61의 앞선 신호라면, 이를 입력하는 서보 타이밍 제어기(104)는 이를 디코딩하여 서보 타이밍을 제어한다.

상기와 같이 동작하는 상태에서 채널 프로세서(102)로 부터 제6(a)도의 61과 같은 자동이득제어 홀드 정보가 출력되면, 이를 입력하는 서보 타이밍 제어기(104)는 이를 검출하여 자동이득제어 홀드단자(AH)로 제6(b)도와 같이 "하이"의 신호(약 5볼트)를 출력한다. 상기 제6(a)도와 같은 "하이"상태의 신호는 채널 프로세서(102)의 자동이득제어 홀드 단자(HOLD)로 공급됨과 동시에 저항(R14)의 일측단자로 공급된다. 이때 상기 채널 프로세서(102)는 상기 자동이득제어 홀드 신호의 입력에 응답하여 자동이득제어의 동작을 중지하여 온트랙을 위한 버스트 A, B의 증폭을 하지 않게된다.

한편, 상기 헤드로부터 출력된 신호가 제6도 61의 신호라면, 즉 현재 출력되는 신호가 자동이득제어 홀드 정보라면, 채널 프로세서(102)는 제1도에서 전술한 바와 같은 동작에 의해 이를 디지탈 데이터로 하여 서보 타이밍 제어기(104)로 출력한다. 이때 상기 서보 타이밍 제어기(104)는 입력되는 신호는 디코딩하여 제6(b)도와 같은 "하이"상태의 자동이득제어 홀드신호를 단자(AH)로 출력한다.

상기 제6(b)도와 같이 상승된 자동이득제어 홀드신호에 의해 채널 프로세서(102)는 입력되는 신호를 증폭하지 않고 출력한다. 한편, 상기 서보 타이밍 제어기(104)로 부터 출력된 자동이득제어 홀드신호에 의해 상기 채널 프로레서(102)의 히스테리시스 단자(SETHYS)로는 하기 식3과 같은 전압이 입력된다.

이때 상기 저항 값들이 전술한 바와 같다면, 자동이득제어 홀드 신호가 출력 될때의 전압(SHV1)은 약 579.37mV가 되어 제6(c)도와 같이 자동이득제어 구간보다 상승된다. 채널 프로세서(102)로 입력되는 데이터 검출 레벨의 전압 SHV1이 상기와 같이 상승되면, 상기한 식2에 의거하여 채널 프로세서(102)내의 히스테리시스 레벨은 약 45.92%로 증가된다.

상기의 동작에 의해 히스테리시스 레벨이 증가 되면, 베이스 라인에 있는 잡음에 의한 영향을 없앨 수 있어 직류 소거 갭을 용이하게 검출할 수 있다.

따라서 본 고안은 히스테리시스 레벨을 자동이득제어 홀드에 적응하여 가변함으로서 데이터 검출구간에서는 히스테리시스 레벨을 낯추고, 직류 소거 갭 구간에서는 히스테리시스 레벨을 증가시킴으로써 데이터의 검출과 잡음에 영향을 많이 받는 직류 소거 갭을 용이하게 검출할 수 있다.

Claims (2)

1. 헤드로 부터 픽업된 신호를 소정의 이득으로 증폭하여 파형정형하고, 상기 파형정형된 신호를 데이터 검출레벨로 적응하여 듀티가 변화되는 히스테리시스 클럭에 의해 래치하여 엔코드된 데이터를 출력하며, 자동이득 홀드제어 신호의 입력에 응답하여 자동이득의 동작을 홀드하는 채널 프로세서(102)를 구비한 디스크 구동장치의 데이터 검출레벨 조정회로에 있어서, 상기 채널 프로세서(102)로 부터 출력되는 데이터를 디코딩하여 자동이득제어 홀드 정보를 검출하고, 상기 검출에 의해 자동이득제어 홀드신호를 상기 채널 프로세서(102)로 출력하는 서보 타이밍 제어기(104)와, 전원전압(Vcc)을 소정의 전압으로 분압하여 상기 채널 프로세서(102)의 데이터 검출 레벨로 제공하고, 상기 자동이득제어 홀드신호의 입력에 응답하여 상기 출력되는 데이터 검출 레벨을 상승시키는 테이터검출 레벨 가변수단으로 구성함을 특징으로 하는 디스크 구동장치의 데이터 검출레벨 조정회로.
2. 제1항에 있어서, 상기 데이터검출 레벨 가변수단은 전원전압(Vcc)와 접지 사이에 직렬 접속되어 상기 전원전압(Vcc)을 소정 제1레벨의 전압 레벨로 분압하여 출력하여 출력하는 전압분압수단과, 상기 전압분압수단과 상기 서보 타이밍 제어기(104)의 자동이득제어 홀드신호 단자(AH)의 사이에 접속되어있으며, 상기 자동이득제어 홀드신호에 응답하여 상기 분압된 레벨을 상승시키는 레벨 가변수단으로 구성함을 특징으로 하는 디스크 구동장치의 데이터 검출레벨 조정회로.