JP2897886B2 - ランダム・アクセス・メモリー装置 - Google Patents
ランダム・アクセス・メモリー装置Info
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路ダイナミック・ランダム・アクセ
ス・メモリー（DRAM）に関し、特に従来のリード−モデ
ィファイ−ライトの連続サイクルに対比して、単一アク
セス・サイクル中、RAM内に記憶されているデータの論
理動作を実行する要素付ランダム・アクセス・メモリー
に関する。
ス・メモリー（DRAM）に関し、特に従来のリード−モデ
ィファイ−ライトの連続サイクルに対比して、単一アク
セス・サイクル中、RAM内に記憶されているデータの論
理動作を実行する要素付ランダム・アクセス・メモリー
に関する。
ディジタル・コンピュータ技術において、ダイナミッ
ク・ランダム・アクセス・メモリー及びその応用は周知
である。従来の使用において、メモリー・アレイはその
行及び列アドレスを選択して個々のセルに書込まれるバ
イナリ・データを記憶するよう配列される。前に記憶し
たデータの抜出しは同様にアドレスするリード・オペレ
ーションを通して行われる。又、そのオペレーションは
同時に選ばれたセルのデータをリフレッシュする。も
し、セルに記憶されているデータと外部データとを論理
的に組合せて同じセルに記憶するなら、従来通りリード
−モディファイ−ライト動作シーケンスを実行すること
ができる。
ク・ランダム・アクセス・メモリー及びその応用は周知
である。従来の使用において、メモリー・アレイはその
行及び列アドレスを選択して個々のセルに書込まれるバ
イナリ・データを記憶するよう配列される。前に記憶し
たデータの抜出しは同様にアドレスするリード・オペレ
ーションを通して行われる。又、そのオペレーションは
同時に選ばれたセルのデータをリフレッシュする。も
し、セルに記憶されているデータと外部データとを論理
的に組合せて同じセルに記憶するなら、従来通りリード
−モディファイ−ライト動作シーケンスを実行すること
ができる。
従来のクロック同期システムにおけるロジック組合せ
ルーチンは少くとも1 1/2メモリー・アレイ・アクセス
・タイム以上に延び、最低のプロセッサ動作の１つとな
るであろう。
ルーチンは少くとも1 1/2メモリー・アレイ・アクセス
・タイム以上に延び、最低のプロセッサ動作の１つとな
るであろう。
ビデオ・ディスプレイのフレーム・バッファへのラン
ダム・アクセス・メモリー（RAM）の応用及び一時的ビ
デオ・ディスプレイに期待するピクセル・カウント及び
色の変化の同時増加に対するRAMの応用はDRAMセルから
バイナリ・データと新データとを論理的に組合わせて同
じフレーム・バッファ・セル・アドレスに戻すことがで
きる速度を増加することが特に必要となる。故に、コン
ピュータ・アーキテクチャ及び回路について現在必要な
ことは、前記憶データをプロセッサ（ALU）に転送し、
論理動作を行ってからその結果のデータをメモリー・セ
ルに戻す現方式に対比して、メモリー・アレイ内でメモ
リー記憶データと外部データとを論理的に組合わせるこ
とができることである。
ダム・アクセス・メモリー（RAM）の応用及び一時的ビ
デオ・ディスプレイに期待するピクセル・カウント及び
色の変化の同時増加に対するRAMの応用はDRAMセルから
バイナリ・データと新データとを論理的に組合わせて同
じフレーム・バッファ・セル・アドレスに戻すことがで
きる速度を増加することが特に必要となる。故に、コン
ピュータ・アーキテクチャ及び回路について現在必要な
ことは、前記憶データをプロセッサ（ALU）に転送し、
論理動作を行ってからその結果のデータをメモリー・セ
ルに戻す現方式に対比して、メモリー・アレイ内でメモ
リー記憶データと外部データとを論理的に組合わせるこ
とができることである。
従って、メモリー・セル・データを引出し、新データ
と論理的に組合わせ、それをメモリー・セル・アレイに
戻す際に、従来のリード−モディファイ−ライト・シー
ケンスより短い時間でそれを実行できる有効なアーキテ
クチャ及び回路の必要性がいまだ解決されていない。そ
の上、前記憶データと新データの論理的組合わせは高速
及び高触像度のビデオ・ディスプレイに使用するルーチ
ンを使用しうるよう十分多様性がなければならない。
と論理的に組合わせ、それをメモリー・セル・アレイに
戻す際に、従来のリード−モディファイ−ライト・シー
ケンスより短い時間でそれを実行できる有効なアーキテ
クチャ及び回路の必要性がいまだ解決されていない。そ
の上、前記憶データと新データの論理的組合わせは高速
及び高触像度のビデオ・ディスプレイに使用するルーチ
ンを使用しうるよう十分多様性がなければならない。
〔問題を解決するための手段〕 この発明は以下説明するようにして上記の問題を解決
した。すなわち、本発明は、メモリー・アレイからのア
ドレス行ラインを選択するための行デコーダを有するラ
ンダム・アクセス・メモリーと、メモリー・アレイから
のビット線のデータ信号に応答するセンスアンプ手段
と、選択された所定のロジック組合せ及びそれに基づく
新データ信号を規定する制御信号を発生するモード・ロ
ジック手段と、メモリー・アレイの前記アドレス行ライ
ンのアドレッシング期間中において、モード・ロジック
手段からの前記制御信号に応答して、前記センス・アン
プ内のデータを直接変換するデータ変換手段と、を有す
る、新データと前格納データのロジック組合せをメモリ
・アレイに書き込むための回路を含むランダム・アクセ
ス・メモリー装置であって、前記センス・アンプ手段と
前記データ変換手段は、ランダム・アクセス・メモリー
のビット線と列デコーダとの間に配置され、前記データ
変換手段は、アドレス行ラインをアドレッシング中に、
そこに既に格納されている前格納データの複数値を発生
させる手段と、メモリー・アレイのビット線のバイナリ
ー状態をセンスするセンシング手段と、該センスされた
メモリー・アレイのビット線のバイナリー状態を、該ビ
ット線への新規書き込み信号と、前記前格納データの前
記補正値と、前記モード・ロジック手段からの前記制御
信号との論理組合せ演算に基づいて、バイナリーの０又
は１の各状態に選択的にドライブする手段と、から成る
ランダム・アクセス・メモリー装置を提供するものであ
る。このように、この発明は、現実施例において、すで
に従来DRAMセル・アレイに記憶されていたデータと新デ
ータとをビット又はセルごとに論理的に組合わせるよう
に構成したロジカル・ランダム・アクセス・メモリー
（LRAM）を含む。ビデオ・ディスプレイ・グラフィック
・システムでは、新ピクセル・データ（ソース・デー
タ）はDRAM内で前に記憶されているバックグラウンド・
ピクセル・データ（原ストアド・データ）と組合わされ
てその結果生じた論理的組合せピクセル・データが同じ
DRAMセルに記憶される。LRAMはシングル・メモリー・ア
クセス・サイクルで論理的組合せを行う。リード・ライ
ト・サイクルを単一の動作に統合することはDRAMアレイ
から選ばれたセルをアドレスしたとき、メモリー・アレ
イのセンスアンプと相互作用するロジックを通して達成
される。
した。すなわち、本発明は、メモリー・アレイからのア
ドレス行ラインを選択するための行デコーダを有するラ
ンダム・アクセス・メモリーと、メモリー・アレイから
のビット線のデータ信号に応答するセンスアンプ手段
と、選択された所定のロジック組合せ及びそれに基づく
新データ信号を規定する制御信号を発生するモード・ロ
ジック手段と、メモリー・アレイの前記アドレス行ライ
ンのアドレッシング期間中において、モード・ロジック
手段からの前記制御信号に応答して、前記センス・アン
プ内のデータを直接変換するデータ変換手段と、を有す
る、新データと前格納データのロジック組合せをメモリ
・アレイに書き込むための回路を含むランダム・アクセ
ス・メモリー装置であって、前記センス・アンプ手段と
前記データ変換手段は、ランダム・アクセス・メモリー
のビット線と列デコーダとの間に配置され、前記データ
変換手段は、アドレス行ラインをアドレッシング中に、
そこに既に格納されている前格納データの複数値を発生
させる手段と、メモリー・アレイのビット線のバイナリ
ー状態をセンスするセンシング手段と、該センスされた
メモリー・アレイのビット線のバイナリー状態を、該ビ
ット線への新規書き込み信号と、前記前格納データの前
記補正値と、前記モード・ロジック手段からの前記制御
信号との論理組合せ演算に基づいて、バイナリーの０又
は１の各状態に選択的にドライブする手段と、から成る
ランダム・アクセス・メモリー装置を提供するものであ
る。このように、この発明は、現実施例において、すで
に従来DRAMセル・アレイに記憶されていたデータと新デ
ータとをビット又はセルごとに論理的に組合わせるよう
に構成したロジカル・ランダム・アクセス・メモリー
（LRAM）を含む。ビデオ・ディスプレイ・グラフィック
・システムでは、新ピクセル・データ（ソース・デー
タ）はDRAM内で前に記憶されているバックグラウンド・
ピクセル・データ（原ストアド・データ）と組合わされ
てその結果生じた論理的組合せピクセル・データが同じ
DRAMセルに記憶される。LRAMはシングル・メモリー・ア
クセス・サイクルで論理的組合せを行う。リード・ライ
ト・サイクルを単一の動作に統合することはDRAMアレイ
から選ばれたセルをアドレスしたとき、メモリー・アレ
イのセンスアンプと相互作用するロジックを通して達成
される。
ソース・データはブーリン（Boolean）ロジック・モ
ード選択信号と組合わされ、セルの各アドレシング中
に、制御状態信号FORCE1,FORCE0,COMP（補数）又はNOOP
（変更せず）を発生する。追加のロジックはセル・原ス
トアド・データに制御信号の影響を直ちに示す。そのデ
ータはまだセンスアンプにあり、直ちに論理組合せに使
用できる。
ード選択信号と組合わされ、セルの各アドレシング中
に、制御状態信号FORCE1,FORCE0,COMP（補数）又はNOOP
（変更せず）を発生する。追加のロジックはセル・原ス
トアド・データに制御信号の影響を直ちに示す。そのデ
ータはまだセンスアンプにあり、直ちに論理組合せに使
用できる。
LRAMアーキテクチャはメモリー・セル又はアレイ構造
の主な再設計を要求せずにDRAMの有効バンド幅を増加す
る。この発明の特徴はLRAMのセンスアンプに組込まれる
成分数を減少することである。静的RAM構造にも使用で
きるが、この発明は特にDRAMに適しており、シングル又
は多重ポート構造及び高速DRAMを必要とする連続リード
−モディファイ−ライト・サイクルの実行に適してい
る。
の主な再設計を要求せずにDRAMの有効バンド幅を増加す
る。この発明の特徴はLRAMのセンスアンプに組込まれる
成分数を減少することである。静的RAM構造にも使用で
きるが、この発明は特にDRAMに適しており、シングル又
は多重ポート構造及び高速DRAMを必要とする連続リード
−モディファイ−ライト・サイクルの実行に適してい
る。
好ましいアーキテクチャは選ばれたロジック動作を表
わすデータを記憶するモード・レジスタと、センスアン
プの制御信号を発生するためソース・データとモード信
号とを組合わせるデコード・ロジックとを含む。センス
アンプのロジックは原ストアド・データをアドレスし、
制御信号に応答してモード選択を満足する新セル・ビッ
ト状態を選択する。
わすデータを記憶するモード・レジスタと、センスアン
プの制御信号を発生するためソース・データとモード信
号とを組合わせるデコード・ロジックとを含む。センス
アンプのロジックは原ストアド・データをアドレスし、
制御信号に応答してモード選択を満足する新セル・ビッ
ト状態を選択する。
第１図はLRAMをフレーム・バッファとして使用したビ
ット・マップド・ビデオ・ディスプレイ・システム内で
この発明の説明に使用するロジカル・ランダム・アクセ
ス・メモリー（LRAM）である。そのような応用における
従来のRAMに対するLRAMの使用はパターンが変化する速
度及びフレーム・バッファに挿入される速度を増加し、
直接走査及びディスプレイを可能にする。好ましい構成
のLRAMはシングル・メモリー・アクセス・サイクルでピ
クセルによりソース・データと原ストアド・データとを
論理的に組合わせる。これはリード−モディファイ−ラ
イト動作シーケンスを使用してフレーム・バッファ・メ
モリー・セル・データを変更する従来のDRAMフレーム・
バッファと対比するものである。
ット・マップド・ビデオ・ディスプレイ・システム内で
この発明の説明に使用するロジカル・ランダム・アクセ
ス・メモリー（LRAM）である。そのような応用における
従来のRAMに対するLRAMの使用はパターンが変化する速
度及びフレーム・バッファに挿入される速度を増加し、
直接走査及びディスプレイを可能にする。好ましい構成
のLRAMはシングル・メモリー・アクセス・サイクルでピ
クセルによりソース・データと原ストアド・データとを
論理的に組合わせる。これはリード−モディファイ−ラ
イト動作シーケンスを使用してフレーム・バッファ・メ
モリー・セル・データを変更する従来のDRAMフレーム・
バッファと対比するものである。
当時のビット・マップド・カラー・ビデオ・ディスプ
レイ・システムは多重ビットから成るデータ・ワードを
使用して、ディスプレイ・スクリーンの各ピクセル位置
の色構成を表わす。各ピクセルにあるビットの数が屡々
ピクセルの深さを表わす。ビデオ・スクリーンに像をデ
ィスプレイするため、ビデオ・システムのディスプレイ
・プロセッサはフレーム・バッファDRAMからピクセル・
フード・データを読出し、バイナリ・データ・ワードを
色及びブリンキングのような属性を表わす値に論理的に
変換し、ピクセルごとにその色情報をビデオ・ディスプ
レイのドライバ回路に送信する。
レイ・システムは多重ビットから成るデータ・ワードを
使用して、ディスプレイ・スクリーンの各ピクセル位置
の色構成を表わす。各ピクセルにあるビットの数が屡々
ピクセルの深さを表わす。ビデオ・スクリーンに像をデ
ィスプレイするため、ビデオ・システムのディスプレイ
・プロセッサはフレーム・バッファDRAMからピクセル・
フード・データを読出し、バイナリ・データ・ワードを
色及びブリンキングのような属性を表わす値に論理的に
変換し、ピクセルごとにその色情報をビデオ・ディスプ
レイのドライバ回路に送信する。
LRAMはグラフィック・モードで特に有益である。テス
ト・モードで、現データは単に書込まれる（交換モー
ド,D＝Ｓ）。マイクロソフト・ウインドウのようなグラ
フィック・インタフェースにおけるロジック動作AND及
びXORは屡々icon基準カーサのようなピクセル・パター
ンをディスプレイするのに使用される。
ト・モードで、現データは単に書込まれる（交換モー
ド,D＝Ｓ）。マイクロソフト・ウインドウのようなグラ
フィック・インタフェースにおけるロジック動作AND及
びXORは屡々icon基準カーサのようなピクセル・パター
ンをディスプレイするのに使用される。
従来のグラフィック・ディスプレイは長さが変化する
フレーム・バッファ・メモリー・サイクルを支持しな
い。可変長メモリー・サイクルを支持しないシステムで
は、LRAMは、又、システム・バスのアクセスは１回に１
つ以上要求できないので大きな成果の改善が期待でき
る。そのような従来のディスプレイ・アダプタ・アーキ
テクチャは２本のシステム・バス・トランザクションを
要求し、そのトランザクションはフレーム・バッファの
DRAMに対する２つのランダム・アクセス・サイクルより
長い場合さえ存在する。
フレーム・バッファ・メモリー・サイクルを支持しな
い。可変長メモリー・サイクルを支持しないシステムで
は、LRAMは、又、システム・バスのアクセスは１回に１
つ以上要求できないので大きな成果の改善が期待でき
る。そのような従来のディスプレイ・アダプタ・アーキ
テクチャは２本のシステム・バス・トランザクションを
要求し、そのトランザクションはフレーム・バッファの
DRAMに対する２つのランダム・アクセス・サイクルより
長い場合さえ存在する。
可変長メモリー・サイクルを支持するシステムでは、
LRAM機能デコード方法論、すなわち、制御作用FORCE0,F
ORCE1,NOOP及びCOMPの使用はデータを処理する最も速い
方法を提供する。ロジックの組合わせは作図プロセッサ
で行うことができるが、可変長メモリー・サイクル能力
があっても、この方式は更に追加の実行時間を必要と
し、最小期間をこえたリード−モディファイ−ライト時
間の延長を必要とする。
LRAM機能デコード方法論、すなわち、制御作用FORCE0,F
ORCE1,NOOP及びCOMPの使用はデータを処理する最も速い
方法を提供する。ロジックの組合わせは作図プロセッサ
で行うことができるが、可変長メモリー・サイクル能力
があっても、この方式は更に追加の実行時間を必要と
し、最小期間をこえたリード−モディファイ−ライト時
間の延長を必要とする。
ロジック作用は、前記憶データが一般に原ストアド
（又はディステイネーション）又はバックグラウンド・
データであり、前記憶DRAMデータと称して説明する。DR
AMに直接書込まれるか、又は前記憶DRAMデータと論理的
に組合わされる新データは一般にソース・データ又は前
景データと呼ばれる。ピクセルによるソース及び原スト
アド・データの論理的組合わせはグラフィック・ソフト
ウエア・ルーチンを使用してプロセッサで行われる。代
表的なロジック動作はソース・データと原ストアド・デ
ータとのXOR（排他的オア）組合わせであり、ディスプ
レイされたピクセル・データをその原状態に戻し、XOR
作用の第２の応用に続くというその能力によって有名に
なった。形式に関係なく、そのロジック作用は、従来の
DRAMフレーム・バッファ・データは結論状態に達するま
でリード−モディファイ−ライト・メモリー動作シーケ
ンスを受けることを要求し続ける。
（又はディステイネーション）又はバックグラウンド・
データであり、前記憶DRAMデータと称して説明する。DR
AMに直接書込まれるか、又は前記憶DRAMデータと論理的
に組合わされる新データは一般にソース・データ又は前
景データと呼ばれる。ピクセルによるソース及び原スト
アド・データの論理的組合わせはグラフィック・ソフト
ウエア・ルーチンを使用してプロセッサで行われる。代
表的なロジック動作はソース・データと原ストアド・デ
ータとのXOR（排他的オア）組合わせであり、ディスプ
レイされたピクセル・データをその原状態に戻し、XOR
作用の第２の応用に続くというその能力によって有名に
なった。形式に関係なく、そのロジック作用は、従来の
DRAMフレーム・バッファ・データは結論状態に達するま
でリード−モディファイ−ライト・メモリー動作シーケ
ンスを受けることを要求し続ける。
現ロジック・ランダム・アクセス・メモリー（LRAM）
回路はシングルDRAMセル・アクセス・動作において多様
なロジック動作を実行する能力を有する。フレーム・バ
ッファはDRAMと共に高速変化を支持すると共にDRAMの基
本的セル及びアレイ構造を保持する。現に、LRAMの実施
例は16の作図モードを提供し、各々はソース・データと
共にピクセルによる現ストアド・データとの個々に規定
された論理的組合わせに対応する。テーブルＩにおい
て、論理的組合わせから発生した新原ストアド・データ
はシングル・アクセス・サイクルの結果によってDRAMに
保持される。新原ストアド・データを示す16作図モード
（＃０〜15）の選択はモード・レジスタ・ラインR1〜R4
による。
回路はシングルDRAMセル・アクセス・動作において多様
なロジック動作を実行する能力を有する。フレーム・バ
ッファはDRAMと共に高速変化を支持すると共にDRAMの基
本的セル及びアレイ構造を保持する。現に、LRAMの実施
例は16の作図モードを提供し、各々はソース・データと
共にピクセルによる現ストアド・データとの個々に規定
された論理的組合わせに対応する。テーブルＩにおい
て、論理的組合わせから発生した新原ストアド・データ
はシングル・アクセス・サイクルの結果によってDRAMに
保持される。新原ストアド・データを示す16作図モード
（＃０〜15）の選択はモード・レジスタ・ラインR1〜R4
による。
上記テーブルＩの最後の２列に示すこの実施例の制御
信号はLRAMの原ストアド・データに直接作用し、単一ア
クセス・サイクルで、ソース・データ及び原ストアド・
データの規定された論理的組合わせをセルによって実施
した新データを発生して記憶する。テーブルＩにおい
て、FORCE0は、アクセス・サイクルに従ってDRAMメモリ
ー・セルに記憶されるデータ・ビットはバイナリ０状態
に強制されることを意味する。同様に、FORCE1は、その
データ・ビットはバイナリ１状態に強制されることを意
味する。NOOPはアドレスされたメモリー・セルに前にあ
ったデータの動作変化の欠落を表わす。コマンドCOMPは
補数動作を示し、それによってアドレスされたメモリー
・セルに前にあったデータがアクセス・サイクルの達成
で反転するということを意味する。テーブルＩは、ソー
ス・データ（Ｓ）及び原ストアド・データ（Ｄ）の相当
入念なロジックの組合せはアクセス・サイクルの開始に
おいて、セルにある原ストアド・データに直接４つの制
御信号FORCE0,FORCE1,COMP及びNOOPを使用して達成する
ことができることを示す。
信号はLRAMの原ストアド・データに直接作用し、単一ア
クセス・サイクルで、ソース・データ及び原ストアド・
データの規定された論理的組合わせをセルによって実施
した新データを発生して記憶する。テーブルＩにおい
て、FORCE0は、アクセス・サイクルに従ってDRAMメモリ
ー・セルに記憶されるデータ・ビットはバイナリ０状態
に強制されることを意味する。同様に、FORCE1は、その
データ・ビットはバイナリ１状態に強制されることを意
味する。NOOPはアドレスされたメモリー・セルに前にあ
ったデータの動作変化の欠落を表わす。コマンドCOMPは
補数動作を示し、それによってアドレスされたメモリー
・セルに前にあったデータがアクセス・サイクルの達成
で反転するということを意味する。テーブルＩは、ソー
ス・データ（Ｓ）及び原ストアド・データ（Ｄ）の相当
入念なロジックの組合せはアクセス・サイクルの開始に
おいて、セルにある原ストアド・データに直接４つの制
御信号FORCE0,FORCE1,COMP及びNOOPを使用して達成する
ことができることを示す。
テーブルＩに規定した動作を表わす他の方法は真値テ
ーブルを通して行われる。テーブルIIに示すように、ソ
ース・データ及び原ストアド・データ間の関係は１組の
４レジスタ・ラインR1〜R4によって規定することができ
る。テーブルＩ及びIIに関し、R4〜R1はモード番号０〜
15を表わすバイナリ表現であることを注目しよう。
ーブルを通して行われる。テーブルIIに示すように、ソ
ース・データ及び原ストアド・データ間の関係は１組の
４レジスタ・ラインR1〜R4によって規定することができ
る。テーブルＩ及びIIに関し、R4〜R1はモード番号０〜
15を表わすバイナリ表現であることを注目しよう。
テーブルI,IIに表わした情報を詳細に検討すると、原
ストアド・データ値がテーブルＩに指定した論理組合せ
を実行するべく明確に知る必要はないということを認識
させるものである。例えば、Ｄ及びＳのロジックANDに
基づく新Ｄ値を持つように規定するモード＃１におい
て、ソース・ビット０は常に新原ストアド値０を発生す
る。他方、ソース・ビットが１であれば、新たな原スト
アド値はもとの原ストアド値に等しい。これはテーブル
Ｉのモード＃１において、ソース・ビット０のときに指
定されたFORCE0の結果により、ソース・ビットが１のと
きに指定されたNOOPの結果に反映する。この例から拡大
して、テーブルＩはソース・データのバイナリ値に応答
して制御信号オペレータのフレーム（FORCE0,FORCE1,NO
OP,COMP）内で行うことができる比較的広い組の組合せ
ロジックを規定するということに注意しよう。LRAMの最
終的ゴールは前に記憶された原ストアド・データに関す
るロジック動作を実行してシングル・メモリー・アクセ
ス・サイクル内で新たな原ストアド・データを形成する
構造を明示することである。
ストアド・データ値がテーブルＩに指定した論理組合せ
を実行するべく明確に知る必要はないということを認識
させるものである。例えば、Ｄ及びＳのロジックANDに
基づく新Ｄ値を持つように規定するモード＃１におい
て、ソース・ビット０は常に新原ストアド値０を発生す
る。他方、ソース・ビットが１であれば、新たな原スト
アド値はもとの原ストアド値に等しい。これはテーブル
Ｉのモード＃１において、ソース・ビット０のときに指
定されたFORCE0の結果により、ソース・ビットが１のと
きに指定されたNOOPの結果に反映する。この例から拡大
して、テーブルＩはソース・データのバイナリ値に応答
して制御信号オペレータのフレーム（FORCE0,FORCE1,NO
OP,COMP）内で行うことができる比較的広い組の組合せ
ロジックを規定するということに注意しよう。LRAMの最
終的ゴールは前に記憶された原ストアド・データに関す
るロジック動作を実行してシングル・メモリー・アクセ
ス・サイクル内で新たな原ストアド・データを形成する
構造を明示することである。
テーブルＩに規定された論理的動作は第１図のLRAMア
ーキテクチャを使用してランダム・アクセス・メモリー
に組入れられる。ダイナミック・セルの基本的メモリー
・アレイ１（DRAMアレイ）は行デコード２及び列デコー
ド３と共に従来のDRAMの対応する要素にほぼ等しい。シ
フトレジスタ４は屡々ビデオ・ディスプレイ・システム
に使用される直列データを出力容易にする。この発明の
基本的差違はラッチ及びロジック・ブロック６と、従来
はセンスアンプのみを含むロジック付センスアンプ・ブ
ロック７とにある。
ーキテクチャを使用してランダム・アクセス・メモリー
に組入れられる。ダイナミック・セルの基本的メモリー
・アレイ１（DRAMアレイ）は行デコード２及び列デコー
ド３と共に従来のDRAMの対応する要素にほぼ等しい。シ
フトレジスタ４は屡々ビデオ・ディスプレイ・システム
に使用される直列データを出力容易にする。この発明の
基本的差違はラッチ及びロジック・ブロック６と、従来
はセンスアンプのみを含むロジック付センスアンプ・ブ
ロック７とにある。
シングル・メモリー・アクセス・サイクルの論理的組
合せと、メモリー・セル・アレイ１のアドレスされたセ
ルに対するデータのエントリとは、ソース・データ及び
モード選択データをラッチ及びロジック・ブロック６に
挿入することによって開始される急速な動作シーケンス
によって達成される。ブロック６から発生した論理的に
規定した制御信号はわずか遅延したライト・エネーブル
信号（▲▼）と共にロジック付センスアンプ・ブロ
ック７に送信される。そのようにして発生した入力信号
はブロック７のセンスアンプによる検出中、メモリー・
アレイ１から受信した原ストアド・データと共に論理的
に相互作用を受ける。メモリー・アクセス・サイクルの
終了によりセンスアンプの出力及びアドレスされたメモ
リー・セル・データの状態は選ばれたモード及びソース
・データによって規定された組合わせの論理的結果であ
る。
合せと、メモリー・セル・アレイ１のアドレスされたセ
ルに対するデータのエントリとは、ソース・データ及び
モード選択データをラッチ及びロジック・ブロック６に
挿入することによって開始される急速な動作シーケンス
によって達成される。ブロック６から発生した論理的に
規定した制御信号はわずか遅延したライト・エネーブル
信号（▲▼）と共にロジック付センスアンプ・ブロ
ック７に送信される。そのようにして発生した入力信号
はブロック７のセンスアンプによる検出中、メモリー・
アレイ１から受信した原ストアド・データと共に論理的
に相互作用を受ける。メモリー・アクセス・サイクルの
終了によりセンスアンプの出力及びアドレスされたメモ
リー・セル・データの状態は選ばれたモード及びソース
・データによって規定された組合わせの論理的結果であ
る。
ソース・データと原ストアド・データとの論理的組合
わせはビット又はワードごとに供給されるモード選択と
共に、シングル・ビット・ホーマットで、又は複数ビッ
ト・ワード・ホーマットで行われる。８ビット・ワード
のソース及び原ストアド・データと、８ビット・バス
と、８ビット・レジスタとが現在のビデオ・ディスプレ
イ・システムでは一般的である。そのような場合、論理
的組合わせ中に、多ビット・ワードから個々のビット又
はビット群をマスクすることによって、ワードの論理的
組合わせにおける選択が可能である。
わせはビット又はワードごとに供給されるモード選択と
共に、シングル・ビット・ホーマットで、又は複数ビッ
ト・ワード・ホーマットで行われる。８ビット・ワード
のソース及び原ストアド・データと、８ビット・バス
と、８ビット・レジスタとが現在のビデオ・ディスプレ
イ・システムでは一般的である。そのような場合、論理
的組合わせ中に、多ビット・ワードから個々のビット又
はビット群をマスクすることによって、ワードの論理的
組合わせにおける選択が可能である。
第１図LRAMアーキテクチャに基づく概念は他のダイナ
ミック・セルから成るメモリー・アレイについても使用
することができる。しかし、より高い密度、より低い相
対的アクセス速度及びリフレッシュの必要性はLRAMアー
キテクチャ及び回路をダイナミック・メモリーに対して
特に最適にする。この点に関し、LRAMにおけるデータの
同時センス及びリフレッシュはこの発明に対するような
シングル・アクセス・サイクルにおける論理的組合せを
容易にする。列ライン選択によってアドレスされたもの
を除き、すべてのセンスアンプは夫々のビット・ライン
をリフレッシュする。
ミック・セルから成るメモリー・アレイについても使用
することができる。しかし、より高い密度、より低い相
対的アクセス速度及びリフレッシュの必要性はLRAMアー
キテクチャ及び回路をダイナミック・メモリーに対して
特に最適にする。この点に関し、LRAMにおけるデータの
同時センス及びリフレッシュはこの発明に対するような
シングル・アクセス・サイクルにおける論理的組合せを
容易にする。列ライン選択によってアドレスされたもの
を除き、すべてのセンスアンプは夫々のビット・ライン
をリフレッシュする。
第１図の複合LRAMアーキテクチャにおける従来の要素
の流行はこの発明による他の有益な面を提案する。制御
信号オペレータFORCE0,FORCE1,及びNOOPによって規定さ
れた論理的組合わせは比較的標準のDRAM装置及びセンス
アンプ回路を使用して実施することができる。その結
果、代替実施例においては、テーブルＩのモード＃2,6,
8〜11及び14を除き、すべての論理的組合わせモードは
標準DRAM及びセンスアンプ回路を使用し、シングル・メ
モリー・アクセス・サイクルで行うことができる。複数
アクセス・リード−モディファイ−ライト・サイクルは
上記にリストされたCOMP制御信号関係モードの１つを選
択したときに使用することができる。
の流行はこの発明による他の有益な面を提案する。制御
信号オペレータFORCE0,FORCE1,及びNOOPによって規定さ
れた論理的組合わせは比較的標準のDRAM装置及びセンス
アンプ回路を使用して実施することができる。その結
果、代替実施例においては、テーブルＩのモード＃2,6,
8〜11及び14を除き、すべての論理的組合わせモードは
標準DRAM及びセンスアンプ回路を使用し、シングル・メ
モリー・アクセス・サイクルで行うことができる。複数
アクセス・リード−モディファイ−ライト・サイクルは
上記にリストされたCOMP制御信号関係モードの１つを選
択したときに使用することができる。
第１図のLRAMアーキテクチャはメモリー・アレイ１に
記憶されているデータに対するリード動作を通し、比較
的従来の方式で動作することができる。その結果、リー
ド・サイクルは行アドレス・ストローブ（RAS）及び列
アドレス・ストローブ（CAS）と同期して夫々のデコー
ド2,3に対し行及び列アドレス情報を与えることを含
む。ライト（書込）動作はLRAMの動作速度を従来のDRAM
から非常に異ならしめるロジック要素を使用する。
記憶されているデータに対するリード動作を通し、比較
的従来の方式で動作することができる。その結果、リー
ド・サイクルは行アドレス・ストローブ（RAS）及び列
アドレス・ストローブ（CAS）と同期して夫々のデコー
ド2,3に対し行及び列アドレス情報を与えることを含
む。ライト（書込）動作はLRAMの動作速度を従来のDRAM
から非常に異ならしめるロジック要素を使用する。
第１図のラッチ及びロジック・ブロック６は第２図に
詳細に示すようにモード選択データR1〜R4をラッチする
多ビット・モード・レジスタ８を含む。ソース・データ
・ラッチ・ブロック９はライト信号に基づくストローブ
WR′に応答してソース・データ・ビットを保持し、その
後そのビットをデコード・ロジック・ブロック11に送
る。デコード・ロジック・ブロック11はすべてテーブル
Ｉに示すようにNOOP,FORCE0,FORCE1及びCOMP信号の状態
を規定するようモード選択データR1〜R4とソース・ビッ
ト・データとを論理的に組合わせる。NOOP信号は反転さ
れ、ANDゲート12からの立上り端遅延ライト（書込）信
号と組合わされ、ロジック付センスアンプ７（第１図）
に送信されるライト（WRITE）信号を発生する。ANDゲー
ト12からの信号WRITEは、又トランジスタ13にオア（O
R）ゲート14の出力を選択的に通過可能にし、そのオア
・ゲート14はFORCE1信号とCOMP信号とを組合わせる。こ
のゲート出力信号はロジック付センスアンプ・ブロック
７に送信されるセンスアンプ・データとなる。信号COMP
はロジック付センスアンプ・ブロック７にも向けられ
る。
詳細に示すようにモード選択データR1〜R4をラッチする
多ビット・モード・レジスタ８を含む。ソース・データ
・ラッチ・ブロック９はライト信号に基づくストローブ
WR′に応答してソース・データ・ビットを保持し、その
後そのビットをデコード・ロジック・ブロック11に送
る。デコード・ロジック・ブロック11はすべてテーブル
Ｉに示すようにNOOP,FORCE0,FORCE1及びCOMP信号の状態
を規定するようモード選択データR1〜R4とソース・ビッ
ト・データとを論理的に組合わせる。NOOP信号は反転さ
れ、ANDゲート12からの立上り端遅延ライト（書込）信
号と組合わされ、ロジック付センスアンプ７（第１図）
に送信されるライト（WRITE）信号を発生する。ANDゲー
ト12からの信号WRITEは、又トランジスタ13にオア（O
R）ゲート14の出力を選択的に通過可能にし、そのオア
・ゲート14はFORCE1信号とCOMP信号とを組合わせる。こ
のゲート出力信号はロジック付センスアンプ・ブロック
７に送信されるセンスアンプ・データとなる。信号COMP
はロジック付センスアンプ・ブロック７にも向けられ
る。
第３図は第２図のデコード・ロジック・ブロック11の
内部構造を示す。アンド・ゲート16〜19及び21〜24と、
オア・ゲート26,27と、インバータ28,29,31とはモード
選択ラインR1〜R4のためにテーブルＩの各モードによっ
て規定されたロジック動作と一致する構成である。
内部構造を示す。アンド・ゲート16〜19及び21〜24と、
オア・ゲート26,27と、インバータ28,29,31とはモード
選択ラインR1〜R4のためにテーブルＩの各モードによっ
て規定されたロジック動作と一致する構成である。
第４図はLRAMの１ビット・ラインのための代表的なロ
ジック付センスアンプを示す。第４図のロジック付セン
スアンプ回路は従来の多ビット・ライン・メモリー・ア
レイ構造のビット・ラインの番号と同一である。
ジック付センスアンプを示す。第４図のロジック付セン
スアンプ回路は従来の多ビット・ライン・メモリー・ア
レイ構造のビット・ラインの番号と同一である。
メモリー・アレイ１（第１図）からのビット・ライン
・データはノード36からセンスアンプに入る。センスア
ンプの出力はノード37から供給される。残りの信号は前
の数字から識別でき、第５図の波形で規定した遅延変動
によるものである。サンプル・ノード39の電圧が比較さ
れるべき基準電圧はVREFGENで指定する。VREFGENの大き
さは、ロジック０とロジック１・レベルがビット・ライ
ン36からノード39に転送されるときにサンプル・ノード
39に見られる電圧間の半分が典型的なものである。
・データはノード36からセンスアンプに入る。センスア
ンプの出力はノード37から供給される。残りの信号は前
の数字から識別でき、第５図の波形で規定した遅延変動
によるものである。サンプル・ノード39の電圧が比較さ
れるべき基準電圧はVREFGENで指定する。VREFGENの大き
さは、ロジック０とロジック１・レベルがビット・ライ
ン36からノード39に転送されるときにサンプル・ノード
39に見られる電圧間の半分が典型的なものである。
第１図及び第４図の実施例に適した信号の波形を第５
図に示す。DRAMアドレシングに日常使用されているもの
から明らかに異なる信号の１つはRASP及びCASPと称する
ものである。これらの信号は、そこから２つの展開、す
なわちその遅延間隔は行デコード・ブロック２を十分安
定させうるものであること、アレイ出力データをロジッ
ク付センスアンプ・ブロック７（第１図）に出力できる
ものであることという短い遅延によって区別することが
できる。
図に示す。DRAMアドレシングに日常使用されているもの
から明らかに異なる信号の１つはRASP及びCASPと称する
ものである。これらの信号は、そこから２つの展開、す
なわちその遅延間隔は行デコード・ブロック２を十分安
定させうるものであること、アレイ出力データをロジッ
ク付センスアンプ・ブロック７（第１図）に出力できる
ものであることという短い遅延によって区別することが
できる。
第４図のセンスアンプの機能は標準DRAMの作用とほぼ
同一である。そのワード動作におけるセンスアンプはビ
ット・ライン９電圧レベルを検出してアドレスされたメ
モリー・セルのバイナリ状態を決定する。ライン36のビ
ット・ライン・データはトランジスタM6を介してサンプ
ル・ノード39に送られ、それに続くセンスアンプによる
感知がトランジスタ14を介してセンスアンプ・データ・
ライン38に供給される。トランジスタ14はリード信号に
よってドライブされる。
同一である。そのワード動作におけるセンスアンプはビ
ット・ライン９電圧レベルを検出してアドレスされたメ
モリー・セルのバイナリ状態を決定する。ライン36のビ
ット・ライン・データはトランジスタM6を介してサンプ
ル・ノード39に送られ、それに続くセンスアンプによる
感知がトランジスタ14を介してセンスアンプ・データ・
ライン38に供給される。トランジスタ14はリード信号に
よってドライブされる。
リード動作用のセンスアンプ設計基準に従い、サンプ
ル・ノード39はビット・ラインにアドレスされたDRAMメ
モリー・セルに記憶されているチャージの大きさに基づ
き、基準電圧レベルVREFGENに比例した“ハイ”又は
“ロー”電位に引っぱられる。差動回路トランジスタM1
〜M5はVREFGENに対しサンプル・ノード39の電圧レベル
を比較し、トランジスタM12〜M13におけるその後の増幅
に従い、アドレスされたメモリー・セルの状態を表わす
センスアンプ出力レベル（ノード37）を決定する。トラ
ンジスタM8,M10を含むフィードバック・ループは、その
読取り（リード）の値と同一の状態にリフレッシュする
手段としてサンプル・ノード39が完全なデータ状態値
（VDD又は接地）に引っぱられるということを保証す
る。各ビット・ラインのセンスアンプ出力は第１図に示
すように直列出力のためにシフトレジスタ４に送信さ
れ、選択及び出力のために列デコード３に送信される。
ル・ノード39はビット・ラインにアドレスされたDRAMメ
モリー・セルに記憶されているチャージの大きさに基づ
き、基準電圧レベルVREFGENに比例した“ハイ”又は
“ロー”電位に引っぱられる。差動回路トランジスタM1
〜M5はVREFGENに対しサンプル・ノード39の電圧レベル
を比較し、トランジスタM12〜M13におけるその後の増幅
に従い、アドレスされたメモリー・セルの状態を表わす
センスアンプ出力レベル（ノード37）を決定する。トラ
ンジスタM8,M10を含むフィードバック・ループは、その
読取り（リード）の値と同一の状態にリフレッシュする
手段としてサンプル・ノード39が完全なデータ状態値
（VDD又は接地）に引っぱられるということを保証す
る。各ビット・ラインのセンスアンプ出力は第１図に示
すように直列出力のためにシフトレジスタ４に送信さ
れ、選択及び出力のために列デコード３に送信される。
COMP作用を使用する動作のため、ビット・ラインの電
圧レベルはM6を介してサンプル・ノードと共有するチャ
ージである。信号COMP′はトランジスタM6を介し、ビッ
ト・ライン36とサンプル・ノード39との間でチャージを
分割するに十分な期間だけ遅延される。M6は、COMP′信
号がロジック０になったときにターンオフする。サンプ
ル・ノード39のロジック・レベルはセンスアンプで決定
され、反転した値はトランジスタM17を通り、インバー
タ35によってビット・ライン36にドライブされる。
圧レベルはM6を介してサンプル・ノードと共有するチャ
ージである。信号COMP′はトランジスタM6を介し、ビッ
ト・ライン36とサンプル・ノード39との間でチャージを
分割するに十分な期間だけ遅延される。M6は、COMP′信
号がロジック０になったときにターンオフする。サンプ
ル・ノード39のロジック・レベルはセンスアンプで決定
され、反転した値はトランジスタM17を通り、インバー
タ35によってビット・ライン36にドライブされる。
この実施例において、書込信号は第２図で前に説明し
た信号WR′の遅延立上り端に直接応答する。この遅延は
センスアンプに対する書込の前に、サンプル・ノードに
現われたビット・ラインのバイナリ状態を確認するため
の十分な時間を与える。
た信号WR′の遅延立上り端に直接応答する。この遅延は
センスアンプに対する書込の前に、サンプル・ノードに
現われたビット・ラインのバイナリ状態を確認するため
の十分な時間を与える。
書込モードのLRAMの動作はリード信号をインアクティ
ブにし、トランジスタM14をディセーブルし、トランジ
スタM15を可能にするよう書込信号をアクティブにする
ことを要求する。COMP′がアクティブのとき、センスア
ンプ・データ・ライン38はサンプル・ノード39をドライ
ブするようライト信号のレベルに接続される。プルダウ
ン抵抗32はセンスアンプ・データ・ライン38のインピー
ダンスが高いが電位が低いときにサンプル・ノード39に
チャージする放電路を形成する。COMP′及びRASP′両方
共アクティブであるから、トランジスタM6はサンプル・
ノード39からメモリー・アレイのビット・ラインに書込
状態を送信することができる。
ブにし、トランジスタM14をディセーブルし、トランジ
スタM15を可能にするよう書込信号をアクティブにする
ことを要求する。COMP′がアクティブのとき、センスア
ンプ・データ・ライン38はサンプル・ノード39をドライ
ブするようライト信号のレベルに接続される。プルダウ
ン抵抗32はセンスアンプ・データ・ライン38のインピー
ダンスが高いが電位が低いときにサンプル・ノード39に
チャージする放電路を形成する。COMP′及びRASP′両方
共アクティブであるから、トランジスタM6はサンプル・
ノード39からメモリー・アレイのビット・ラインに書込
状態を送信することができる。
モード選択データR1〜R4によって規定されたロジック
動作がメモリー・アレイ・ビット・ライン・データの状
態が書込シーケンスの要素として補数にしなければなら
ないということをモード選択データR1〜R4によって規定
されたロジック動作がソース・データ・ビットについて
設定したとき、アクティブCOMPはトランジスタM6をディ
セーブルしてサンプル・ノード39からのセンスアンプ・
データ・ライン38を切る。書込,COMP及びセンスアンプ
・データの各状態のアンド・ゲート33における論理的組
合せはトランジスタM17を通し、インバータ34を介して
発生したライン17の反転センスアンプ出力値を供給す
る。ゲート33のアンド状態はセンスアンプ・データの書
込信号の動作に関連して遅延される（第２図）。ANDゲ
ート34の入力信号RASはトランジスタM6をディセーブル
して、トランジスタM17の可能化と一致するサンプル・
ノード39からのビット・ライン36切り、その後、その反
転状態をビット・ライン36及びアドレスされたメモリー
・セルに送信する。それによって、第４図のロジック回
路付センスアンプはアドレスされたメモリー・アレイ・
セルのデータを反転するべき選択能力を与え、その反転
はシングル・メモリー・アクセス・サイクル期間内で行
われる。
動作がメモリー・アレイ・ビット・ライン・データの状
態が書込シーケンスの要素として補数にしなければなら
ないということをモード選択データR1〜R4によって規定
されたロジック動作がソース・データ・ビットについて
設定したとき、アクティブCOMPはトランジスタM6をディ
セーブルしてサンプル・ノード39からのセンスアンプ・
データ・ライン38を切る。書込,COMP及びセンスアンプ
・データの各状態のアンド・ゲート33における論理的組
合せはトランジスタM17を通し、インバータ34を介して
発生したライン17の反転センスアンプ出力値を供給す
る。ゲート33のアンド状態はセンスアンプ・データの書
込信号の動作に関連して遅延される（第２図）。ANDゲ
ート34の入力信号RASはトランジスタM6をディセーブル
して、トランジスタM17の可能化と一致するサンプル・
ノード39からのビット・ライン36切り、その後、その反
転状態をビット・ライン36及びアドレスされたメモリー
・セルに送信する。それによって、第４図のロジック回
路付センスアンプはアドレスされたメモリー・アレイ・
セルのデータを反転するべき選択能力を与え、その反転
はシングル・メモリー・アクセス・サイクル期間内で行
われる。
第４図のロジック付センスアンプの動作は一般にRAS
プリチャージ時間というインアクティブ・レベルにおい
て、行アドレス・ストローブ信号（RAS）によって開始
される。その期間中、RASが“ハイ”状態であると、ト
ランジスタM7は導通してサンプル・ノード39をプリチャ
ージする。信号RASPは信号RASに対しタイミングが同一
であり（第５図）、RASP信号はビット・ラインの安定化
時間だけ遅延するということが異なる。RASPが“ロー”
に遷移した後、ビット・ライン36からのデータはトラン
ジスタM6を介し、ゲート34におけるRASP′及びCOMP′信
号のロジカル・アンド組合わせに応答して、センスアン
プのサンプル・ノード39にゲートされる。
プリチャージ時間というインアクティブ・レベルにおい
て、行アドレス・ストローブ信号（RAS）によって開始
される。その期間中、RASが“ハイ”状態であると、ト
ランジスタM7は導通してサンプル・ノード39をプリチャ
ージする。信号RASPは信号RASに対しタイミングが同一
であり（第５図）、RASP信号はビット・ラインの安定化
時間だけ遅延するということが異なる。RASPが“ロー”
に遷移した後、ビット・ライン36からのデータはトラン
ジスタM6を介し、ゲート34におけるRASP′及びCOMP′信
号のロジカル・アンド組合わせに応答して、センスアン
プのサンプル・ノード39にゲートされる。
センスアンプ・トランジスタM1,M3はトランジスタM2,
M4にほぼ同一である。基準電圧VREFGENはトランジスタM
4のゲート電極に供給され、サンプル・ノード39の電圧
は差動補数トランジスタM3のゲート電極に供給される。
この構成は、サンプル・ノード39の電圧がVREFGENより
大であれば、トランジスタM12のゲート電極に対するド
ライブ信号はトランジスタM13のゲート電極に対するド
ライブ信号より低く、センスアンプ出力ノード37の電圧
レベルを減少させる。
M4にほぼ同一である。基準電圧VREFGENはトランジスタM
4のゲート電極に供給され、サンプル・ノード39の電圧
は差動補数トランジスタM3のゲート電極に供給される。
この構成は、サンプル・ノード39の電圧がVREFGENより
大であれば、トランジスタM12のゲート電極に対するド
ライブ信号はトランジスタM13のゲート電極に対するド
ライブ信号より低く、センスアンプ出力ノード37の電圧
レベルを減少させる。
このようにして、ノード37のセンスアンプ出力端子に
はノード39における信号値の複数値が出力される。同時
に、ノード37の値は、インバータ回路35を介してさらに
反転されてノード39にフィードバックする。これによっ
て、ノード36におけるビット・ライン・データ信号の、
基準電圧VREFGENに対する比較レベル値を安定的に確定
させる。トランジスタM10及びM8を通るサンプル・ノー
ド39に対するフィードバック・ループはサンプル・ノー
ド39を正電源レールVDDにドライブする。サンプル・ノ
ード39に送られたビット・ライン信号の“ロー”初期レ
ベルはセンスアンプ出力37の反対極性電圧を発生する。
センスアンプのこの部分は従来のDRAMセンスアンプと多
くの点で同一である。
はノード39における信号値の複数値が出力される。同時
に、ノード37の値は、インバータ回路35を介してさらに
反転されてノード39にフィードバックする。これによっ
て、ノード36におけるビット・ライン・データ信号の、
基準電圧VREFGENに対する比較レベル値を安定的に確定
させる。トランジスタM10及びM8を通るサンプル・ノー
ド39に対するフィードバック・ループはサンプル・ノー
ド39を正電源レールVDDにドライブする。サンプル・ノ
ード39に送られたビット・ライン信号の“ロー”初期レ
ベルはセンスアンプ出力37の反対極性電圧を発生する。
センスアンプのこの部分は従来のDRAMセンスアンプと多
くの点で同一である。
多重ライン・データを取扱うLRAM構造における異なる
論理動作（FORCE1,FORCE0,NOOP及びCOMP）は異なるセン
スアンプ段のビット・ラインにおいても行われる。例え
ば、もし、テーブルＩのモード＃４が、そのモードＤ＝
Ｄ＆（Ｓでない）のもとにオペラテイブであると規定さ
れると、及びソース・レジスタが“0"及び“1"両データ
値を受信すると、FORCE0制御信号は、ソース・ビットが
“1"の場合、センスアンプにおけるロジック動作を規定
し、ソース・ビットが“0"の場合、NOOPが実行される。
NOOPは単にRAMセルをリフレッシュする。このようにア
クセスされたすべてのビット・ラインはリフレッシュさ
れるか新値が書込まれる。
論理動作（FORCE1,FORCE0,NOOP及びCOMP）は異なるセン
スアンプ段のビット・ラインにおいても行われる。例え
ば、もし、テーブルＩのモード＃４が、そのモードＤ＝
Ｄ＆（Ｓでない）のもとにオペラテイブであると規定さ
れると、及びソース・レジスタが“0"及び“1"両データ
値を受信すると、FORCE0制御信号は、ソース・ビットが
“1"の場合、センスアンプにおけるロジック動作を規定
し、ソース・ビットが“0"の場合、NOOPが実行される。
NOOPは単にRAMセルをリフレッシュする。このようにア
クセスされたすべてのビット・ラインはリフレッシュさ
れるか新値が書込まれる。
LRAMアーキテクチャの代替構成はトランジスタ数を減
少することはできるが、動作速度を少々失う。例えば、
COMPの状態を認識し、実行するロジックは現センスアン
プの配置の代りに行デコーダに置くことができる。それ
でも本発明の焦点である４つの制御オペレータ（FORCE
0,FORCE1,NOOP及びCOMP）を論理的に発生してシングル
・メモリー・アクセス・サイクル中にソース・データと
原ストアド・データとを論理的に組合わせるよう動作す
るということに変りはない。
少することはできるが、動作速度を少々失う。例えば、
COMPの状態を認識し、実行するロジックは現センスアン
プの配置の代りに行デコーダに置くことができる。それ
でも本発明の焦点である４つの制御オペレータ（FORCE
0,FORCE1,NOOP及びCOMP）を論理的に発生してシングル
・メモリー・アクセス・サイクル中にソース・データと
原ストアド・データとを論理的に組合わせるよう動作す
るということに変りはない。
LRAMの利益はカラー・グラフィック・ビデオ・ディス
プレイ・システムに特に重要であり、大きなピクセル・
カウント、拡大したカラー・パレット及び高い作図速度
の組合わせ効果によって達成される例外的速度のフレー
ム・バッファDRAMを要求することができる。そのような
ディスプレイ・システムにおいて、このLRAMはシングル
・ポート・メモリー・アレイ・アーキテクチャに制限さ
れず、例えば多重ポートRAM構造にも適用して更に高度
な効果をあげることができる。
プレイ・システムに特に重要であり、大きなピクセル・
カウント、拡大したカラー・パレット及び高い作図速度
の組合わせ効果によって達成される例外的速度のフレー
ム・バッファDRAMを要求することができる。そのような
ディスプレイ・システムにおいて、このLRAMはシングル
・ポート・メモリー・アレイ・アーキテクチャに制限さ
れず、例えば多重ポートRAM構造にも適用して更に高度
な効果をあげることができる。
第１図は、LRAMアーキテクチャのブロック図、 第２図は、センスアンプ・ロジック回路に転送される制
御信号、ソース・データ及びモード選択データ間の関係
を示す図、 第３図は、モード選択及びソース・データに基づく制御
信号のデコードを示す回路図、 第４図は、単一ビット線に対するセンスアンプの一実施
例を示すLRAM回路図、 第５図は、メモリー・アレイ・ストローブ及びアドレス
信号の一般的タイミング関係を示すタイミング図であ
る。 図中、１……メモリー・セル・アレイ、２……行デコー
ド、３……列デコード、４……シフトレジスタ、６……
ラッチ及びロジック、７……ロジック付センスアンプ、
８……モード・レジスタ、９……ソース・データ・ラッ
チ、11……デコード・ロジック、12……アンド・ゲー
ト、13……トランジスタ、14……オア・ゲート、16〜1
9,21〜24……アンド・ゲート、26,27……オア・ゲー
ト、28,29,31……インバータ、36……ビット・ライン、
39……サンプル・ノード。
御信号、ソース・データ及びモード選択データ間の関係
を示す図、 第３図は、モード選択及びソース・データに基づく制御
信号のデコードを示す回路図、 第４図は、単一ビット線に対するセンスアンプの一実施
例を示すLRAM回路図、 第５図は、メモリー・アレイ・ストローブ及びアドレス
信号の一般的タイミング関係を示すタイミング図であ
る。 図中、１……メモリー・セル・アレイ、２……行デコー
ド、３……列デコード、４……シフトレジスタ、６……
ラッチ及びロジック、７……ロジック付センスアンプ、
８……モード・レジスタ、９……ソース・データ・ラッ
チ、11……デコード・ロジック、12……アンド・ゲー
ト、13……トランジスタ、14……オア・ゲート、16〜1
9,21〜24……アンド・ゲート、26,27……オア・ゲー
ト、28,29,31……インバータ、36……ビット・ライン、
39……サンプル・ノード。
フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 ブライアン ケイ．ハーバート アメリカ合衆国 80907 コロラド コ ロラド スプリングス，リムウツド ド ライブ 1780 (56)参考文献 特開 昭61−87194（ＪＰ，Ａ) 特開 昭63−79296（ＪＰ，Ａ) 特公 昭55−9742（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (1)
- 【請求項１】メモリー・アレイからのアドレス行ライン
を選択するための行デコーダを有するランダム・アクセ
ス・メモリーと、 メモリー・アレイからのビット線のデータ信号に応答す
るセンスアンプ手段と、 選択された所定のロジック組合せ及びそれに基づく新デ
ータ信号を規定する制御信号を発生するモード・ロジッ
ク手段と、 メモリー・アレイの前記アドレス行ラインのアドレッシ
ング期間中において、モード・ロジック手段からの前記
制御信号に応答して、前記センス・アンプ内のデータを
直接変換するデータ変換手段と、を有する、新データと
前格納データのロジック組合せをメモリ・アレイに書き
込むための回路を含むランダム・アクセス・メモリー装
置であって、 前記センス・アンプ手段と前記データ変換手段は、ラン
ダム・アクセス・メモリーのビット線と列デコーダとの
間に配置され、 前記データ変換手段は、 アドレス行ラインをアドレッシング中に、そこに既に格
納されている前格納データの補数値を発生させる手段
と、 メモリー・アレイの夫々のビット線のバイナリー状態を
センスするセンシング手段と、 該センスされたメモリー・アレイの夫々のビット線のバ
イナリー状態を、夫々の該ビット線への新規書き込み信
号と、前記前格納データの前記補数値と、前記モード・
ロジック手段からの前記制御信号との論理組合せ演算に
基づいて、夫々バイナリーの０又１の各状態に選択的に
ドライブする手段と、から成る、ことを特徴とするラン
ダム・アクセス・メモリー・装置
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