JPH0410992B2

JPH0410992B2 -

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Publication number: JPH0410992B2
Application number: JP59102308A
Authority: JP
Priority date: 1984-05-21
Filing date: 1984-05-21
Publication date: 1992-02-27
Also published as: JPS60244880A

Description

【発明の詳細な説明】（発明の技術分野）本発明は、レーダビデオ信号の記憶装置、特に
レーダビデオ信号を実時間で記憶装置に書き込む
とともに、書込み動作と独立して記憶装置に記憶
されているデータの読み出しが行えるレーダビデ
オ信号の記憶装置に関するものである。

（従来技術）近年、レーダ装置の高機能化並びにレーダ装置
から得られるレーダビデオ信号の処理装置或いは
応用機器の開発が進み、レーダビデオ信号をデイ
ジタル回路網又はCPUシステムにより処理する
ことが一般化しつつある。

これに伴い、レーダ装置のトリガパルスに同期
した時間系でレーダビデオ信号を記憶回路に記憶
し、この記憶したレーダビデオ信号を異なる時間
系で記憶回路から読み出す記憶装置の必要性が高
まり、広く利用されている。

しかるに、従来のこの種の記憶装置では、量子
化されたレーダビデオ信号をサンプルする時間
と、サンプルしたレーダビデオ信号を記憶装置に
書き込む時間とに違いがあるため、１個のトリガ
パルスにより得られたレーダビデオ信号を所定の
サンプル周期で書き込んだ後に、記憶装置の書き
込み速度に見合つた周期で読み出す速度変換回路
が必要であつた。

従来のレーダビデオ信号の記憶装置は、第７図
に示すような回路構成が使用されていた。すなわ
ち第８図のタイミングチヤートを参照して、送信
用のトリガパルスに基づいてサンプルクロツク回
路２１から所定の分解能に見合うサンプルクロツ
クが出力される。１個のトリガパルスによりエコ
ーとして得られたレーダビデオ信号をサンプルク
ロツクで副記憶回路２２に取り込む。このレーダ
ビデオ信号の取り込みが終了したとき、副記憶回
路２２は書込み制御回路２３に終了したことを報
告し、書込み要求信号を出力する。書込み制御回
路２３は副記憶回路２２からの書込み要求信号を
受け、主記憶回路２４の書き込みに充分な時間を
持つた書込みクロツク（このパルス幅をT₁とす
る）で、副記憶回路２２から取り込まれたレーダ
ビデオ信号を読み出し、主記憶回路２４に書き込
む。すなわち書込み制御回路２２から出力される
書込みクロツクで、副記憶回路２２に取り込まれ
たレーダビデオ信号が読み出され、主記憶回路２
４へ転送される。この転送に用いられる書込みク
ロツクは、別個に設けられた書込み・読出し切換
制御回路２５からの書込み許可信号に同期させ、
読出し制御回路２６により主記憶回路２４に格納
されたレーダビデオ信号を読み出す読出し動作と
競合が生じないようにしている。

（従来技術の問題点）上記説明のレーダビデオ信号の記憶装置では、
エコーとしてのレーダビデオ信号を副記憶回路２
２に取り込んでから、主記憶回路２４に記憶され
た該レーダビデオ信号を書き込むまでの時間T₃
より送信用のトリガパルスの周期T₀を短かくす
ることができないでいた。

また、主記憶回路２４の書込み時間T_W、読出
し時間T_Rと書込み・読出し切換制御回路２５か
ら出力される書込み許可信号T₁、読出し許可信
号T₂との間は、それぞれ系を異にする別の時間
系で処理を行つているので、第９図に示されたタ
イムチヤートから判るように、主記憶回路２４の
アクセス待ち時間（第９図斜線部）が生じ、主記
憶回路２４のアクセス時間T_W、T_Rで実質上該主
記憶回路２４をアクセスしないでいた。

このため送信用のトリガパルスの周期及び読み
出し可能な時間がこれらによつて拘束され、周辺
回路の設計やシステム設計の自由度が小さくなる
という欠点があつた。

（発明の目的）本発明は上記の欠点を解決することを目的とし
ており、主記憶回路の書き込み、読出しのタイミ
ング切換を読出し終了信号、書込み終了信号で制
御し、書込み時間、読出し時間の確保は、書込み
制御回路、読出し制御回路で各々独立して行う構
成を採ることにより、送信用のトリガパルスとの
同期に全く無関係で、かつ主記憶回路の読出し動
作についても、その読出し時間が最長でも１回の
書込み時間分の遅れだけで、常に読出しが可能と
なり結果として主記憶回路へのアクセスを速くす
ることができるレーダビデオ信号の記憶装置を提
供することを目的としている。

（発明の構成）上記の目的を達成するため、本発明のレーダビ
デオ記憶装置は単位ワード（８ビツト）の容量を
もつシフトレジスタとラツチ回路とで構成される
副記憶回路を置いて、所望の分解能に対応したク
ロツク信号でサンプリングされたレーダビオ信号
を直／並列変換して所定時間保持できるように
し、単位ワードの信号が記憶されたときは、主記
憶回路にその内容が書き込まれることを要求する
信号を出力するようにした。主記憶回路への書き
込みと、主記憶回路からの読み出しとを制御する
回路をそれぞれ独立に置く。

しかし、書込み要求が発せられても読出し中は
書き込みがされず、読出し終了時まで書込み開始
が保留される。また、読出し要求が発せられても
書込み中は読み出しがされず、書込み終了時まで
読出し開始が保留される。以上を主要な構成とし
た。また、詳細な構成としては、サンプルクロツ
ク信号を発生するサンプルクロツク回路と、レー
ダビデオ信号を前記サンプルクロツク信号により
サンプリングして記憶するとともに、前記記憶さ
れたレーダビデオ信号を所定時間保持する副記憶
回路と、該副記憶回路より出力されたレーダビデ
オ信号を記憶する主記憶回路と、前記主記憶回路
へのレーダビデオ信号の書込みが終了したとき書
込み終了信号を発生する書込み制御回路と、前記
主記憶回路からのレーダビデオ信号の読出しが終
了したとき読出し終了信号を発生する読出し制御
回路とを備え、前記主記憶回路に記憶されたレー
ダビデオ信号を読み出す場合には前記書込み終了
信号により読出し動作を開始し、前記主記憶回路
にレーダビデオ信号を書込む場合には前記読出し
終了信号により書込み動作を開始するようにした
ことを特徴としている。

（発明の実施例）第１図は本発明に係るレーダビデオ信号の記憶
装置の一実施例構成、第２図は副記憶回路の一実
施例回路構成、第３図は主記憶回路アクセスの切
換回路の一実施例回路構成、第４図は本発明の動
作タイムチヤート、第５図は書き込みと読み出し
とが競合した部分の拡大した動作タイムチヤー
ト、第６図は書込み要求がない場合の拡大動作タ
イムチヤートを示している。

第１図において、１はサンプルクロツク回路、
２は副記憶回路、３は書込み制御回路、４は主記
憶回路、５は読出し制御回路を表わしている。

送信用のトルガパルス（第４図の）に基づい
て、サンプルクロツク回路１から所定の分解能に
見合うサンプルクロツクが出力される（第４図の
）。１個のトリガパルスによりエコーとして得
られたレーダビデオ信号（第４図の）を、下記
の副記憶回路２の説明で示す、予め定められた副
記憶回路２の記憶ビツト数分だけ上記サンプルク
ロツクでサンプリングし、副記憶回路２に取り込
む。

この副記憶回路２は、例えば第２図に示された
如く直列・並列変換を行うシフトレジスタ６と該
シフトレジスタ６のビツト長に対応したビツト長
のラツチ回路７等で構成された二重バツフア構造
の記憶回路である。副記憶回路２の記憶ビツト数
と上記サンプルクロツクで定まる時間（TA）分
の量子化されたレーダビデオ信号のデータがシフ
トレジスタ６のビツト長すべてに入力すると、サ
ンプルクロツク回路１からラツチ回路７へラツチ
パルスが出され（第４図の）、シフトレジスタ
６に格納されていたデータはラツチ回路７でラツ
チされる。一方シフトレジスタ６は次順入力して
くる量子化されたレーダビデオ信号のデータをサ
ンプルクロツク回路１からのサンプルクロツクで
格納し、休むことなくシフトさせ、シフト動作を
停止させることなくレーダビデオ信号を取り込
む。

副記憶回路２のラツチ動作が終了すると、該副
記憶回路２は書込み制御回路３へラツチ動作の終
了に同期した書込み要求信号を出力する。書込み
制御回路３は、この書込み要求信号を受けたと
き、読出し制御回路５が主記憶回路４をアクセス
していないかどうかを調べるため、読出し制御回
路５からの読出し終了信号の有無を調べる。この
読出し終了信号が存在していれば、すなわち読出
し動作が終了していれば、直ちに副記憶回路２の
ラツチ回路７にラツチされているデータを主記憶
回路４へ転送し書き込んでしまう。一方読出し制
御回路５が主記憶回路４をアクセスしているとき
は、すなわち読み出しと書き込みとが競合したと
きには、読出し制御回路の読み出しが終了するま
で待機し、その終了を待つて、つまり読出し終了
信号の消滅（読出し終了信号の反転）を受けて、
直ちに書込み制御回路３は主記憶回路４へ書込み
動作を開始させる（第５図）。

第３図には主記憶回路アクセスの切換回路例が
示されており、書込み制御回路３及び読出し制御
回路５には、フリツプフロツプ回路８，１１、ナ
ンド回路９，１２、インバータ回路１０，１３が
それぞれ設けられており、ナンド回路９と１２で
フリツプフロツプを構成している。

今、上記説明した如く、読出し制御回路５側が
主記憶回路４をアクセスしている最中に、書込み
制御回路３へ書込み要求信号が入ると、フリツプ
フロツプ回路８の出力Ｑは論理「Ｈ」（以下単に
「Ｈ」，「Ｌ」の如く略記する）となる。この書込
み要求信号は該フリツプフロツプ回路８で保持さ
れ、ナンド回路１２の出力が「Ｌ」から「Ｈ」へ
反転するいわゆる読出し制御回路５側の読出し終
了信号が洗われるまで書込み要求信号をフリツプ
フロツプ回路８を出し続ける。読出し制御回路５
側の読み出しが終了すると、インバータ回路１３
を介してフリツプフロツプ回路１１をクリアし、
その出力Ｑは「Ｈ」から「Ｌ」へ反転する。これ
によつてナンド回路１２の出力は「Ｈ」の読出し
終了信号を出力し、同時に該ナンド回路１２とフ
リツプフロツプを構成するナンド回路９の出力は
「Ｈ」から「Ｌ」に反転し、書込み制御回路３の
主記憶回路４に対するアクセスが始まる。

そして主記憶回路４の書き込みに要する時間
T_Wで、副記憶回路２のラツチ回路７にラツチさ
れているデータが主記憶回路４に書き込まれる。
従つて、TRの終了からTWが開始する場合があ
るから、書込み要求信号が発生してから最長でも
（T_W＋T_R）時間後には主記憶回路４へのデータ
の書込み動作が完了する。このため副記憶回路２
において、（T_W＋T_R）時間以下のデータ保持を
行うことにより、読出し動作に影響されることな
く実質上主記憶回路４に実時間で書き込むことが
可能となる。また送信用のトリガパルスの周期が
本発明の装置に影響を与えることもない。

例えば、１スイープ分を512ビツトでサンプル
するとし、副記憶回路２の取り込み量を８ビツト
とすると、１スイープで64回（512ビツト／８ビ
ツト）の書込み要求が生じる。レンジの変更によ
り、書込み要求信号の周期TAは変化する。例え
ば、３海里の距離までデータを取り込むとする
と、 TA＝（3NM×12.36μs）／64≒580ns (1) 高輝度表示を例として読出し要求信号の周期
TBを考えると、１秒に12回表示、１スキヤン
1024スイープ、スイープ時間と休止時間を同一と
し、１スイープ分を512ビツトを８ビツト毎に読
み出すと、 TB＝８／（12×1024×512×２）＝636ns (2) メモリのアクセス時間は、TW、およびTRは
約200nsなので、本発明の構成により上述のとお
り動作することができる。

また、式(1)、(2)で示したように、書込み時間
TWと読出し時間TRの和がTA、およびTBを越
えない範囲で１スイープ分を512ビツトでサンプ
リングする。越える場合は、このビツト数を可変
する。

第６図は書込み要求がない場合の拡大動作タイ
ムチヤートを示しており、書込み制御回路３から
の書込み要求信号が出力されない場合は、読出し
制御回路５から読出し要求信号が出力されるごと
に、第３図で説明した読出し終了信号が存在して
いるので、読出し要求信号TBの周期で読み出さ
れる。

本発明に係るレーダビデオ信号の記憶装置は、
副記憶回路２の構成例として、直並列変換器とラ
ツチ回路を使用し、パラレル出力を持つた回路構
成を例示したが、その他の二重バツフア構造をも
つものであればいずれの回路構成の記憶回路でも
よい。また書込み時間の間保持できる回路であれ
ばいずれの回路構成でもよく、従つてシリアル出
力でこのような回路を構成した場合も本実施例に
おける副記憶回路２に使用することができる。

（発明の効果）以上説明した如く、本発明によれば読出し動作
に影響されずに実時間でレーダビデオ信号を書き
込むことができ、また送信用のトリガパルスの周
期が本装置に影響を与えることもない。従つて送
信用のトリガパルスの周期や読出し可能な時間に
対する制限が緩和され、周辺回路の設計やシステ
ム設計の自由度が大となる。

またレーダビデオ信号の書き込みは最長でも時
間（T_W＋T_R）ごとに完了しているため、送信用
のトリガパルスの周期は書込み時間に無関係とな
る。

さらに、書込み動作、読出し動作が終了したら
直ちに次の読出し動作、書込み動作が可能である
ため、別個の時間系の書込み・読出し切換制御回
路を備えた従来の装置において生じていた主記憶
回路アクセスの待ち時間による時間ロスがなくな
り、主記憶回路に対する書込み、読出し速度が速
くなる。これにより副記憶回路のデータ保持時間
も短時間となり、回路構成が容易となるという効
果が生じる。

そして本発明は、レーダビデオ信号の高輝度表
示に用いられるほか、レーダビデオ信号を一旦記
憶して逐次必要なデータとして読み出す装置、例
えば衝突予防装置等にも利用され、利用範囲は広
い。

【図面の簡単な説明】

第１図は本発明による係るレーダビデオ信号の
記憶装置の一実施例構成、第２図は副記憶回路の
一実施例回路構成、第３図は主記憶回路アクセス
の切換回路の一実施例回路構成、第４図は本発明
の動作タイムチヤート、第５図は書き込みと読み
出しとが競合した部分の拡大した動作タイムチヤ
ート、第６図は書込み要求がない場合の拡大動作
タイムチヤート、第７図は従来のレーダビデオ信
号の記憶装置の構成例、第８図はその動作タイム
チヤート、第９図は主記憶回路アクセスの待ち時
間を説明している動作タイムチヤートを示してい
る。１……サンプルクロツク回路、２……副記憶回
路、３……書込み制御回路、４……主記憶回路、
５……読出し制御回路、６……シフトレジスタ、
７……ラツチ回路、８……フリツプフロツプ回
路、９……ナンド回路、１０……インバータ回
路、１１……フリツプフロツプ回路、１２……ナ
ンド回路、１３……インバータ回路、２１……サ
ンプルクロツク回路、２２……副記憶回路、２３
……書込み制御回路、２４……主記憶回路、２５
……書込み・読出し切換制御回路、２６……読出
し制御回路。

Claims

【特許請求の範囲】１所望の分解能に対応したサンプルクロツク信
号を発生するサンプルクロツク回路１と；前記サ
ンプルクロツク信号によりサンプリングされたレ
ーダビデオ信号を１ビツトずつ順次記憶してい
き、単位ワード信号を所定時間にわたり保持する
とともに、単位ワードを記憶したことを示す書込
み要求信号を出力する副記憶回路２と；該副記憶
回路より出力されたレーダビデオ信号を記憶する
主記憶回路４と；該主記憶回路へのレーダビデオ
信号の書き込みを制御する書込み制御回路３と；
前記主記憶回路からのレーダビデオ信号の読み出
しを制御する読出し制御回路５とから成るレーダ
ビデオ信号の記憶装置において、前記書込み制御回路は前記書込み要求信号を受
けたときは、前記主記憶回路が読出し中でないこ
とを確認して、主記憶回路へのレーダビデオ信号
の書き込みを開始する書込み制御信号とアドレス
信号とを主記憶回路に出力するとともに、単位ワ
ードの書き込みが終了したことを示す書込み終了
信号を前記読出し制御回路に出力する回路であ
り、前記読出し制御回路は前記読出し要求信号を受
けたときは、前記主記憶回路が書込み中ないこと
を確認して、主記憶回路へのレーダビデオ信号の
読み出しを開始する読出し制御信号とアドレス信
号とを主記憶回路に出力するとともに、単位ワー
ドの読み出しが終了したことを示す読出し終了信
号を前記書込み制御回路に出力する回路であるこ
とを特徴とするレーダビデオ信号の記憶装置。