JPS5957180A - リタイミング表示レ−ダ装置 - Google Patents
リタイミング表示レ−ダ装置Info
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- JPS5957180A JPS5957180A JP57169043A JP16904382A JPS5957180A JP S5957180 A JPS5957180 A JP S5957180A JP 57169043 A JP57169043 A JP 57169043A JP 16904382 A JP16904382 A JP 16904382A JP S5957180 A JPS5957180 A JP S5957180A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/02—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
- G01S7/28—Details of pulse systems
- G01S7/285—Receivers
- G01S7/295—Means for transforming co-ordinates or for evaluating data, e.g. using computers
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はレーダ探知信号をデジタル信号に変換して主
メモリ（−書込み、その主メモリを書込み速度よりも遅
い速度で読出してレーダ表示信号を得るリタイミング表
示レーダ装置（ユ関する。
メモリ（−書込み、その主メモリを書込み速度よりも遅
い速度で読出してレーダ表示信号を得るリタイミング表
示レーダ装置（ユ関する。
〈従来技術〉
ＰＰｌ１示レーダ装置（二おいてはパルス電波を繰返し
送信し、その１パルス電波を送信ととＣ：陰極線管表示
器（ＣＲＴ表示器、）の表示面をその中心から半径方向
Ｃ二掃引すると共Ｃ−１送信パルス電波の反射波、即ち
レーダ探知信号（−よりＣＲＴ表示面を輝度要調し、か
つ送信電波ビームの回転と同期してＣＲＴｉ示面の掃引
方向を回動させている。このようＣ二１送信パルスとと
（二得られるレーダ探知信号を同一長さの１本の半径方
向の掃引線上（−表示するものである。一方レーダ探知
距離は例えば０．５ｈ〜３２＆と大幅に変化させられる
。
送信し、その１パルス電波を送信ととＣ：陰極線管表示
器（ＣＲＴ表示器、）の表示面をその中心から半径方向
Ｃ二掃引すると共Ｃ−１送信パルス電波の反射波、即ち
レーダ探知信号（−よりＣＲＴ表示面を輝度要調し、か
つ送信電波ビームの回転と同期してＣＲＴｉ示面の掃引
方向を回動させている。このようＣ二１送信パルスとと
（二得られるレーダ探知信号を同一長さの１本の半径方
向の掃引線上（−表示するものである。一方レーダ探知
距離は例えば０．５ｈ〜３２＆と大幅に変化させられる
。
従ってレーダ探知距離が０．５ｈのようＣユ短かく設定
される場合１：は極めて短時間で１本の半径方向の掃引
を行う必要があり、掃引速度が著しく高速度（二なるた
めＣＲＴ表示面（−充分な輝度が得られなくなる。
される場合１：は極めて短時間で１本の半径方向の掃引
を行う必要があり、掃引速度が著しく高速度（二なるた
めＣＲＴ表示面（−充分な輝度が得られなくなる。
このような点よりレーダ探知信号を主メモ９１二書込み
、この主メモリをその書込み速度よりも遅い速度で読出
してレーダ表示信号を得、つまり１本の掃引時間を１送
信パルスに対するレーダ探知信号の受信期間よりも長く
して充分な輝度を得る、いわゆるリタイミング表示が提
案されている。この場合の分解能は主メモリのアクセス
時間で制限され、このアクセス時間よりも高速度に、レ
ーダ探知信号を主メモリに記憶することはできず、この
点で探知距離が短かくなると、ル−ダ探知信号中Ｃ二主
メモリに記憶できるサンプル数が減少し、つまり１本の
掃引線上の画素数が少なくなり、分解能が低下する。
、この主メモリをその書込み速度よりも遅い速度で読出
してレーダ表示信号を得、つまり１本の掃引時間を１送
信パルスに対するレーダ探知信号の受信期間よりも長く
して充分な輝度を得る、いわゆるリタイミング表示が提
案されている。この場合の分解能は主メモリのアクセス
時間で制限され、このアクセス時間よりも高速度に、レ
ーダ探知信号を主メモリに記憶することはできず、この
点で探知距離が短かくなると、ル−ダ探知信号中Ｃ二主
メモリに記憶できるサンプル数が減少し、つまり１本の
掃引線上の画素数が少なくなり、分解能が低下する。
〈発明の概要〉
この発明の目的は短かい探知距離でも比較的高い分解能
が得られるリタイミング表示レーダ装置を提供すること
（二ある。
が得られるリタイミング表示レーダ装置を提供すること
（二ある。
この発明ｉ二よればレーダ探知信号はＡＤ変換器により
デジタル信号シー変換され、そのデジタル信号は直並列
変換手段（二よりｎ（ｎは２以上の整数）サンプルの並
列デジタル信号（二変換され、そのｎサンプルの並列デ
ジタル信号が主メモリに同時に書込まれ、主メモリから
読出されたｎサンプルの並列デジタル信号は並直列変換
手段によりｎ９−ンブルの直列デジタル信号Ｃ二変換さ
れてレーダ表示信号が作られる。
デジタル信号シー変換され、そのデジタル信号は直並列
変換手段（二よりｎ（ｎは２以上の整数）サンプルの並
列デジタル信号（二変換され、そのｎサンプルの並列デ
ジタル信号が主メモリに同時に書込まれ、主メモリから
読出されたｎサンプルの並列デジタル信号は並直列変換
手段によりｎ９−ンブルの直列デジタル信号Ｃ二変換さ
れてレーダ表示信号が作られる。
〈実施例〉
第１図はこの発明（−よるレーダ装置の一例を示し、入
力端子１１＋二、図（ユ示してないがレーダアンテナか
らの受信レーダ探知信号が増幅、検波されて与えられる
。入力端子１１のレーダ探知信号は必要に応じて雨雪反
射除去回路１２を通じてＡＤ変換器１３へ供給される。
力端子１１＋二、図（ユ示してないがレーダアンテナか
らの受信レーダ探知信号が増幅、検波されて与えられる
。入力端子１１のレーダ探知信号は必要に応じて雨雪反
射除去回路１２を通じてＡＤ変換器１３へ供給される。
ＡＤ変換器１３は入カ他号と基準値とを比較して２値の
デジタル信号に変換するものであり、この変換されたデ
ジタル信号は直並列変換手段１４１ユ゛よりｎサンプル
の並列信号に変換される。この例はｎ＝８の場合で、例
えば８相クロツク発生器１５により８相クロツクが発生
され、８和積本化回路１６により各相クロックごとＣ二
ＡＤ変換器１３よりのデジタル信号が順次各別Ｃ標本化
保持され、その標本化保持された８サンプルのデジタル
信号はラッチ回路１７Ｉ−８相クロツクの各周期ごと≦
二うッチされる。ラッチ回路１７より８サンプルの並列
デジタル信号が得られる。
デジタル信号に変換するものであり、この変換されたデ
ジタル信号は直並列変換手段１４１ユ゛よりｎサンプル
の並列信号に変換される。この例はｎ＝８の場合で、例
えば８相クロツク発生器１５により８相クロツクが発生
され、８和積本化回路１６により各相クロックごとＣ二
ＡＤ変換器１３よりのデジタル信号が順次各別Ｃ標本化
保持され、その標本化保持された８サンプルのデジタル
信号はラッチ回路１７Ｉ−８相クロツクの各周期ごと≦
二うッチされる。ラッチ回路１７より８サンプルの並列
デジタル信号が得られる。
この直並列変換手段１４よりの８サンプルの並列デジタ
ル信号は主メモリ１８に椙込まれ、主メモリ１８はその
書込み速度よりも遅い速度で読出される。この例では読
出された信号を、各２回の探知信号ごとに相関をとり雑
音を除去するよう（ユした場合である。主メモリ１８と
して１語（１番地）が４ビツトのもの１８２，１８ｂが
用いられ、アドレス発生部１９のアドレス（二より同時
にメモリ１８ａ、１８ｂがアクセスされて８ビツトの書
込み又は読出しが行われる。また書込み時は一つの探知
信号は先ず奇数番地のみに書込み、次の探知信号は偶数
番地のみに沓込みが行われることが繰返され、読出し時
にはθ番地より各番号が順次読出され、偶数番地よりの
８ビツトの読出し出力はバッファ回路２１ｃ％ｉ７込ま
れ、これと次の奇数番地から読出された８ビツトとか相
関回路２２で各対応するビットの論理積がとられる。
ル信号は主メモリ１８に椙込まれ、主メモリ１８はその
書込み速度よりも遅い速度で読出される。この例では読
出された信号を、各２回の探知信号ごとに相関をとり雑
音を除去するよう（ユした場合である。主メモリ１８と
して１語（１番地）が４ビツトのもの１８２，１８ｂが
用いられ、アドレス発生部１９のアドレス（二より同時
にメモリ１８ａ、１８ｂがアクセスされて８ビツトの書
込み又は読出しが行われる。また書込み時は一つの探知
信号は先ず奇数番地のみに書込み、次の探知信号は偶数
番地のみに沓込みが行われることが繰返され、読出し時
にはθ番地より各番号が順次読出され、偶数番地よりの
８ビツトの読出し出力はバッファ回路２１ｃ％ｉ７込ま
れ、これと次の奇数番地から読出された８ビツトとか相
関回路２２で各対応するビットの論理積がとられる。
相関回路２２の８ビット並列デジタル信号は並直列変換
手段２３（二より直列デジタル信号（二変換され、更（
二必要（ユ応じてフリップフロップ２４（二より波形整
形されて端子２５に出力される。図に示してないがこの
端子２５のデジタル信号は船首マーカ信号、可変距離マ
ーカ信号、固定距離マーカ信号、方位マーカ信号、可変
方位マーカ信号などと合成されてレーダ表示信号が作ら
れ、このレーダ表示信号はｌ’ＰＩ表示器（−表示信号
として供給される。並直列変換手段２３において主メモ
リ２１の読出し周期をもつ８相クロツクが８相クロツク
発生器２６で作られ、この８相クロツクの各相クロック
により相関回路２２の８ビツト出力の対応する各ピット
がゲート回路２７で順次取出されて直列デジタル信号が
得られる。
手段２３（二より直列デジタル信号（二変換され、更（
二必要（ユ応じてフリップフロップ２４（二より波形整
形されて端子２５に出力される。図に示してないがこの
端子２５のデジタル信号は船首マーカ信号、可変距離マ
ーカ信号、固定距離マーカ信号、方位マーカ信号、可変
方位マーカ信号などと合成されてレーダ表示信号が作ら
れ、このレーダ表示信号はｌ’ＰＩ表示器（−表示信号
として供給される。並直列変換手段２３において主メモ
リ２１の読出し周期をもつ８相クロツクが８相クロツク
発生器２６で作られ、この８相クロツクの各相クロック
により相関回路２２の８ビツト出力の対応する各ピット
がゲート回路２７で順次取出されて直列デジタル信号が
得られる。
前記８相クロツクや主メモリ１８のアドレスは次のよう
（二して作られる。基準発振器２８よりの安定な基準量
波数信号は分間器２９≦二より各種の分局信号が作られ
る。これら分周信号は、書込みセレクタ３１により、レ
ンジ設定器３２が設定されたレーダ探知距離Ｒ（一対応
した周期のものが書込ｈクロックφＷとして取出され、
またこのレンジ設定器３２の設定値Ｒに応じて読出しセ
レクタ３３により分周器２９より対応した周期の分局信
号が続出しクロックφＲとして選択される。これらの関
係は例えば表１のように選定され、探知距離Ｒが短かい
程、書込みクロックφＷの＠波数は高くなる。
（二して作られる。基準発振器２８よりの安定な基準量
波数信号は分間器２９≦二より各種の分局信号が作られ
る。これら分周信号は、書込みセレクタ３１により、レ
ンジ設定器３２が設定されたレーダ探知距離Ｒ（一対応
した周期のものが書込ｈクロックφＷとして取出され、
またこのレンジ設定器３２の設定値Ｒに応じて読出しセ
レクタ３３により分周器２９より対応した周期の分局信
号が続出しクロックφＲとして選択される。これらの関
係は例えば表１のように選定され、探知距離Ｒが短かい
程、書込みクロックφＷの＠波数は高くなる。
表 １
一方パルス電波を送信するためのトリが発生器３４から
送信トリがと周期した信号が制御論理回路３５１入力さ
れて各種の制御信号が作られる。
送信トリがと周期した信号が制御論理回路３５１入力さ
れて各種の制御信号が作られる。
即ち第２図Ａ（ユ示す送信トリが（一対し、第２図ＢＣ
ユ示すようＣ′−送信トリガの直後に書込み期間Ｔｗが
開始され、読出し期間ＴＲを経て次の送信トリガとなる
。この書込み期間Ｔｗは最大探知距離の探知信号を得る
（二必要とする期間よりも大（二選定されている。従っ
て探知距離が短かい場合は書込み期間１ｗ中の最初の短
かい期間のみ、実際（−主メモリ１８（一対する４＋込
みが行われる。続出し期間ＴＲの間、第２図Ｃじ示すよ
う（−掃引信号が発生されＣＲＴ表示器の掃引が行われ
る。
ユ示すようＣ′−送信トリガの直後に書込み期間Ｔｗが
開始され、読出し期間ＴＲを経て次の送信トリガとなる
。この書込み期間Ｔｗは最大探知距離の探知信号を得る
（二必要とする期間よりも大（二選定されている。従っ
て探知距離が短かい場合は書込み期間１ｗ中の最初の短
かい期間のみ、実際（−主メモリ１８（一対する４＋込
みが行われる。続出し期間ＴＲの間、第２図Ｃじ示すよ
う（−掃引信号が発生されＣＲＴ表示器の掃引が行われ
る。
第２図Ｂ＋−示した書込み期間、続出し期間を示す信号
Ｂが制御論理回路３５から切替え回路３６へ供給され、
書込み期間Ｔｗで（）込みセレクタ３１で選択された書
込みクロックφＷが８相クロツク発生器１５へ供給され
る。読出し期間ＴＲでは切替え回路３６で読出しセレク
タ３３でカド択された続出しクロックφＲが８相クロツ
ク発生器１５．２６へ供給される。
Ｂが制御論理回路３５から切替え回路３６へ供給され、
書込み期間Ｔｗで（）込みセレクタ３１で選択された書
込みクロックφＷが８相クロツク発生器１５へ供給され
る。読出し期間ＴＲでは切替え回路３６で読出しセレク
タ３３でカド択された続出しクロックφＲが８相クロツ
ク発生器１５．２６へ供給される。
８相クロツク発生器では例えば第３図に示すように送信
トリがごとに発生するリセットパルス１（ＳＴＯによる
リセットが解除されると、書込みクロックφＷ（又は読
出しクロックφＲ）の各クロックごとに順次クロックφ
□、φ３・・・・・・φＦが発生し、クロックφＷの周
期の８倍の周期で、クロックφＷの周期ずつ順次位相が
ずれた８相クロツクが得られる。
トリがごとに発生するリセットパルス１（ＳＴＯによる
リセットが解除されると、書込みクロックφＷ（又は読
出しクロックφＲ）の各クロックごとに順次クロックφ
□、φ３・・・・・・φＦが発生し、クロックφＷの周
期の８倍の周期で、クロックφＷの周期ずつ順次位相が
ずれた８相クロツクが得られる。
直並列変換手段１４は例えば第４図Ｃ示すよう（：、Ａ
Ｄ変換器１３からのデジタル信号が８和積本化回路１６
内のＤ形フリップフロップ１１〜１８のデータ端子りに
共通砿二与えられ、Ｄ形フリップフロップ１１〜１８の
各クロック端子（ユは８相クロツクφＡ〜φＨがそれぞ
れ対応して与えられている。
Ｄ変換器１３からのデジタル信号が８和積本化回路１６
内のＤ形フリップフロップ１１〜１８のデータ端子りに
共通砿二与えられ、Ｄ形フリップフロップ１１〜１８の
各クロック端子（ユは８相クロツクφＡ〜φＨがそれぞ
れ対応して与えられている。
またＤ形フリップフロップ１□〜１８の各クリア端子Ｃ
Ｌには端子３７から書込み読出し切替信号Ｂ（第２図Ｂ
）が入力され、その畳込み期間Ｔｗだけフリップフロッ
プ１１〜１８は動作状態とされる。
Ｌには端子３７から書込み読出し切替信号Ｂ（第２図Ｂ
）が入力され、その畳込み期間Ｔｗだけフリップフロッ
プ１１〜１８は動作状態とされる。
８相クロツク中のタロツクφ■の発生中Ｃ二遅延回路３
８で僅か遅延されたクロックφＨがラッチ指令としてラ
ッチ回路１７に与えられてフリップフロップ１１〜１８
の各Ｑ出力がラッテ回路１７にラップ゛される。
８で僅か遅延されたクロックφＨがラッチ指令としてラ
ッチ回路１７に与えられてフリップフロップ１１〜１８
の各Ｑ出力がラッテ回路１７にラップ゛される。
このよう（−並列デジタル信号に変換された探知信号は
主メモリ１８Ｊユ書込まれるが、この例では書込み時と
読出し時とＣ−よりアドレスの発生が異ならされている
。第１図中のアドレス発生部１９は例えば第５図に示す
よう（ユ、端子４１より８相クロツク中のクロックφＥ
及びφＦがクロックゲート回路４２を通じてアドレスカ
ウンタ４３（二供給されて計数される。アドレスカウン
タ４３の計数値はアドレスセレクタ４４のＡ入力及びＢ
入力に供給されるが、その際（二Ｂ入力（−はその最下
位ビット位置（ニアドレスカウンタ４３の最下位ビット
を供給し、Ａ入力には最下位から２番目のビット位置（
ニアドレスカウンタ４３の最下位ピットを供給する。セ
レクタ４４のＡ入力の最下位ビット位置にはフリップフ
ロップ４５の出力が供給される。
主メモリ１８Ｊユ書込まれるが、この例では書込み時と
読出し時とＣ−よりアドレスの発生が異ならされている
。第１図中のアドレス発生部１９は例えば第５図に示す
よう（ユ、端子４１より８相クロツク中のクロックφＥ
及びφＦがクロックゲート回路４２を通じてアドレスカ
ウンタ４３（二供給されて計数される。アドレスカウン
タ４３の計数値はアドレスセレクタ４４のＡ入力及びＢ
入力に供給されるが、その際（二Ｂ入力（−はその最下
位ビット位置（ニアドレスカウンタ４３の最下位ビット
を供給し、Ａ入力には最下位から２番目のビット位置（
ニアドレスカウンタ４３の最下位ピットを供給する。セ
レクタ４４のＡ入力の最下位ビット位置にはフリップフ
ロップ４５の出力が供給される。
フリップフロップ４５は端子３７からの書込み読出し切
替え信号Ｂ（二より出力が反転される。またセレクタ４
４は切替え信号Ｂの反点悄号Ｂが制御１１１号とし゛Ｃ
入力され、書込み期間Ｔｗ（ユはそのＡ入力が選択され
てアドレスとして出力され、読出し期間ＴＲには１３人
力が潴択されてアドレスとして出力される。
替え信号Ｂ（二より出力が反転される。またセレクタ４
４は切替え信号Ｂの反点悄号Ｂが制御１１１号とし゛Ｃ
入力され、書込み期間Ｔｗ（ユはそのＡ入力が選択され
てアドレスとして出力され、読出し期間ＴＲには１３人
力が潴択されてアドレスとして出力される。
従って書込み期間ＴＷＩ−は送信トリガごとにソリツブ
フロップ４５の出力喀ユより、アドレスの最下位ビット
がθ″と′１＃−とを繰返し、つまり偶数アドレスと、
奇数アドレスとが繰返される。書込み期間Ｔｗにはアド
レスカウンタ４３がθ〜１２６（１〜１２７）を計数す
るとリセット回路４６中のゲート４７の出力によりフリ
ップフロップ４８が駆動されてそのＱ出力が″１”とさ
れ、そのＱ出力がゲート４９を通じてアドレスカウンタ
４３をリセットする。読出し期間ＴＲにはアドレスカウ
ンタ４３がθ〜２５５まで計数するとゲート５１の出力
（−よりフリップフロップ４Ｂが駆動されて、アドレス
カウンタ４３がリセットされる。
フロップ４５の出力喀ユより、アドレスの最下位ビット
がθ″と′１＃−とを繰返し、つまり偶数アドレスと、
奇数アドレスとが繰返される。書込み期間Ｔｗにはアド
レスカウンタ４３がθ〜１２６（１〜１２７）を計数す
るとリセット回路４６中のゲート４７の出力によりフリ
ップフロップ４８が駆動されてそのＱ出力が″１”とさ
れ、そのＱ出力がゲート４９を通じてアドレスカウンタ
４３をリセットする。読出し期間ＴＲにはアドレスカウ
ンタ４３がθ〜２５５まで計数するとゲート５１の出力
（−よりフリップフロップ４Ｂが駆動されて、アドレス
カウンタ４３がリセットされる。
書込み期間Ｔｗ中は切替え信号Ｂは高レベルであり、送
信トリガの発生じより例えば第６図（−示すよう（一端
子５２にリセット信号１＜ Ｓ Ｔ Ｏが与えられると
、ゲート４９を通じてアドレスカウンタ４３のクリアが
第６図Ｇに示すようシー解除され、次の書込み８相クロ
ツクφＡ〜φＨ中のクロックφＢＣ二よりフリップフロ
ップ５３がリセットされて第６図Ｊに示すようＣ：書込
み可能信号ＷＥが低レベルになり、主メモリ１８が書込
み可能シーなる。なおこの時フリップフロップ４８は初
期状態でそのＱ出力は第６図Ｈ＋二示すよう（ユ低レベ
ルでこれがテップ選択信号Ｃ８として主メモリ１８（−
与えられ、主メモリ１８は動作可能な状態（−なってい
る。クロックゲート回路４２により書込み期間Ｔｗにな
って最初のクロックφＥ、φＦの後縁でゲート５４が第
６図Ｃに示すようＣ二開らかれ、その次から第６図Ｄｃ
示すよう口φＥ、φＦがアドレスカウンタ４３へ供給さ
れて計数される。第６図工（二示すようＣユクロツクφ
■の中間位置でラッチ指令が遅延回路３８から第１図、
第４図中のラッチ回路１７に与えられ、それまでのクロ
ックφＡ〜φＨじより標本化されてたデジタル信号が、
アドレスセレクタ４４の出力アドレスじより指定されて
主メモ・す１８に書込まれる。アドレスカウンタ４３が
１２７を計数して最上位ビットから第６図Ｆに示すよう
（二出力が生じるとゲート４７を通じてカウンタ４３が
リセットされる。なお各８相クロツクφＡ〜φＨ中のφ
Ｂ〜φＥの間、フリップフロップ５３からの書込み可能
信号ＷＥ＋二より書込みが行われる。
信トリガの発生じより例えば第６図（−示すよう（一端
子５２にリセット信号１＜ Ｓ Ｔ Ｏが与えられると
、ゲート４９を通じてアドレスカウンタ４３のクリアが
第６図Ｇに示すようシー解除され、次の書込み８相クロ
ツクφＡ〜φＨ中のクロックφＢＣ二よりフリップフロ
ップ５３がリセットされて第６図Ｊに示すようＣ：書込
み可能信号ＷＥが低レベルになり、主メモリ１８が書込
み可能シーなる。なおこの時フリップフロップ４８は初
期状態でそのＱ出力は第６図Ｈ＋二示すよう（ユ低レベ
ルでこれがテップ選択信号Ｃ８として主メモリ１８（−
与えられ、主メモリ１８は動作可能な状態（−なってい
る。クロックゲート回路４２により書込み期間Ｔｗにな
って最初のクロックφＥ、φＦの後縁でゲート５４が第
６図Ｃに示すようＣ二開らかれ、その次から第６図Ｄｃ
示すよう口φＥ、φＦがアドレスカウンタ４３へ供給さ
れて計数される。第６図工（二示すようＣユクロツクφ
■の中間位置でラッチ指令が遅延回路３８から第１図、
第４図中のラッチ回路１７に与えられ、それまでのクロ
ックφＡ〜φＨじより標本化されてたデジタル信号が、
アドレスセレクタ４４の出力アドレスじより指定されて
主メモ・す１８に書込まれる。アドレスカウンタ４３が
１２７を計数して最上位ビットから第６図Ｆに示すよう
（二出力が生じるとゲート４７を通じてカウンタ４３が
リセットされる。なお各８相クロツクφＡ〜φＨ中のφ
Ｂ〜φＥの間、フリップフロップ５３からの書込み可能
信号ＷＥ＋二より書込みが行われる。
主メモリ１８の読出しは先に述べたように、アドレス発
生部１９から０．１．２・・・・・・２５５番地のアド
レスを発生し、読出し出力中の偶数番地と奇数番地との
ものの相関をとっているが、第１図中の並直列変換手段
２３への相関出力のラッチは次のタイミングで行われる
。即ち第７図に示すよう堪ユリセット信号Ｒ８ＴＯによ
りクリアが解除されると、先１：示した表１のように探
知レンジに応じて読出しクロックφＲの周波数も変化さ
れているが、川波数’ｉ”／１６の読出しクロック（二
対しては読出し８相クロツク、続出しクロックφＲは第
７図Ａ。
生部１９から０．１．２・・・・・・２５５番地のアド
レスを発生し、読出し出力中の偶数番地と奇数番地との
ものの相関をとっているが、第１図中の並直列変換手段
２３への相関出力のラッチは次のタイミングで行われる
。即ち第７図に示すよう堪ユリセット信号Ｒ８ＴＯによ
りクリアが解除されると、先１：示した表１のように探
知レンジに応じて読出しクロックφＲの周波数も変化さ
れているが、川波数’ｉ”／１６の読出しクロック（二
対しては読出し８相クロツク、続出しクロックφＲは第
７図Ａ。
Ｂの場合（−直列変換出力は第７図Ｃ（ユ示すよう（二
８相クロック中の２番目のクロックφＣから開始される
。同様Ｃ二周波数Ｆ／１０の読出しクロックＣ：対し、
続出し８相クロツク、続出しクロック６、直列変換出力
は第７図り、Ｅ、Ｆとなり、周波数Ｆ／８≦二対しては
読出し８相クロツク、読出しクロック６、直列変換出力
はそれぞれ第７図Ｇ、Ｈ。
８相クロック中の２番目のクロックφＣから開始される
。同様Ｃ二周波数Ｆ／１０の読出しクロックＣ：対し、
続出し８相クロツク、続出しクロック６、直列変換出力
は第７図り、Ｅ、Ｆとなり、周波数Ｆ／８≦二対しては
読出し８相クロツク、読出しクロック６、直列変換出力
はそれぞれ第７図Ｇ、Ｈ。
Ｍ（−示すようＣ二なる。
この周波数Ｆ／８を例として読出し動作を示すと、アド
レスカウンタ４３に与えられるクロックは第７図工のよ
うにφＥ十φＦであり、その後縁で第７図Ｊに示すよう
に主メモリ１８に与えられるアドレスが変化され、第７
図に、Ｌに示すようにクロックφＡ十φＢごと（−交互
にバッファ回路２１（二対するラッチと、並直列変換手
段２３へのラッチが発生される。この直列変換出力、即
ちフリップフロップ２４の出力の開始から第７図Ｎ！−
示すようにＣＲＴ表示器（二対するアンブランキング信
号が発生し、また第７図０シニ示１−ようＣ二掃引信号
が立上る。
レスカウンタ４３に与えられるクロックは第７図工のよ
うにφＥ十φＦであり、その後縁で第７図Ｊに示すよう
に主メモリ１８に与えられるアドレスが変化され、第７
図に、Ｌに示すようにクロックφＡ十φＢごと（−交互
にバッファ回路２１（二対するラッチと、並直列変換手
段２３へのラッチが発生される。この直列変換出力、即
ちフリップフロップ２４の出力の開始から第７図Ｎ！−
示すようにＣＲＴ表示器（二対するアンブランキング信
号が発生し、また第７図０シニ示１−ようＣ二掃引信号
が立上る。
このアンブランキング信号や掃引信号の始めを読出しク
ロックφＲの周波数を変更してもリセット信号Ｒ８ＴＯ
＋：対し一定関係（二するために、第１図中の分固器３
１ｉ−おいて、Ｆ／１６のクロックφＲは第７図Ｂに示
すようじそのまま出力するが、Ｆ／１０の臥；出しクロ
ックφＲは第７図Ｅ（−示すように七の３周期分、例え
ばシフトレジスタで遅延して出力し、Ｆ／８の読出しク
ロックφＲは第７図１−１に示すようにその５間期分遅
延して出力させている。
ロックφＲの周波数を変更してもリセット信号Ｒ８ＴＯ
＋：対し一定関係（二するために、第１図中の分固器３
１ｉ−おいて、Ｆ／１６のクロックφＲは第７図Ｂに示
すようじそのまま出力するが、Ｆ／１０の臥；出しクロ
ックφＲは第７図Ｅ（−示すように七の３周期分、例え
ばシフトレジスタで遅延して出力し、Ｆ／８の読出しク
ロックφＲは第７図１−１に示すようにその５間期分遅
延して出力させている。
以上述べたようにこの発明（二よればレーダ探知信号を
デジタル信号に変換した後、並列信号に変換して主メモ
リ１８に記憶するため、先の例においては８ビツトの並
列信号に変換しているため、ＡＤ変換器１３の出力直列
デジタル信号を直接主メモリ１８へ記憶する場合と比較
して、主メモリ１８のアクセス時間は８分の１で済み、
それだけ多くの情報を主メモリ１８に記憶することがで
き、それだけ１本の掃引線上じ表示する画素数が多くな
り、分解能が向上する。
デジタル信号に変換した後、並列信号に変換して主メモ
リ１８に記憶するため、先の例においては８ビツトの並
列信号に変換しているため、ＡＤ変換器１３の出力直列
デジタル信号を直接主メモリ１８へ記憶する場合と比較
して、主メモリ１８のアクセス時間は８分の１で済み、
それだけ多くの情報を主メモリ１８に記憶することがで
き、それだけ１本の掃引線上じ表示する画素数が多くな
り、分解能が向上する。
なお上述（二おいてはＡＤ変換器１３においてレーダ探
知信号を２４１１ｉのデジタル信号（ユ変換したが、各
サンプル値を４１数ビツトのデジタル信号に変換する場
合にもこの発明は適用できる。
知信号を２４１１ｉのデジタル信号（ユ変換したが、各
サンプル値を４１数ビツトのデジタル信号に変換する場
合にもこの発明は適用できる。
第１図はこの発明Ｃユよるレーダ装置の一例を示すブロ
ック図、第２図はその説明に供するためのタイムチャー
ト、第３図は８′相ツクロック生器１５゜２６の動作を
説明１−るためのタイムチャート、第４図は標本化保持
回路１６の一例を示す論理回路図、第５図はアドレス発
生部１９の一例を示す論理回路図、第６図は第５図の動
作を説明するためのタイムチャート、第７図は主メモリ
の続出し動作を説明するためのタイムチャートである。 １３：Ａｌ）変換器、１４：直並列変換手段、１８：主
メモリ、１９ニアドレス発生部、２２：相関回路、２３
：並直列変換手段。 特許出願人 株式会社光電製作所 代 理 人 草 野 卓手続袖正書（
自発） 昭和５７年１２月２２日 特許庁長官 殿 ■、小件の表示 特願昭５７−１６９０４３２発明の
名称 リタイミング表示レーダ装置３、補正をする者 事件との関係 特許出願人 株式会社光電製作所 ４、代 理 人 東京都新宿区新宿４−２−２１
相模ビル５、補正の対象 明細書中発明の詳細な説明
の榴、図面の簡単な説明の欄及び図面。 （５補正の内容 （１）明細書中６頁２〜３行、１３頁１２行、１４頁１
３行、１６頁１５行「並直列変換手段−１をる。」を「
並直列変換回路２３としては例えば並列入力、偉効出力
のシフトレジスタが用いられる。」と訂正する。 （３）同書７頁１行「レンジ設定器３２が」を「レンジ
設定器３２で」と訂正する。 （４１同店、８頁１行「周期した信号」を「同期した信
号」、１９行「発生器Ｊ５．２５へ」を「発生器１５へ
」とそれぞれ訂正する。 （５〕 同書１０頁７行「ならされている。」を「な
っている。」と訂正する。 （６）同書１２貞５行「リセット」を「プリセット」、
１９〜２０行「されてた」を「されていだ」とそれぞれ
訂正する。 （７） 図面中第１図を添付図面に訂正する。
ック図、第２図はその説明に供するためのタイムチャー
ト、第３図は８′相ツクロック生器１５゜２６の動作を
説明１−るためのタイムチャート、第４図は標本化保持
回路１６の一例を示す論理回路図、第５図はアドレス発
生部１９の一例を示す論理回路図、第６図は第５図の動
作を説明するためのタイムチャート、第７図は主メモリ
の続出し動作を説明するためのタイムチャートである。 １３：Ａｌ）変換器、１４：直並列変換手段、１８：主
メモリ、１９ニアドレス発生部、２２：相関回路、２３
：並直列変換手段。 特許出願人 株式会社光電製作所 代 理 人 草 野 卓手続袖正書（
自発） 昭和５７年１２月２２日 特許庁長官 殿 ■、小件の表示 特願昭５７−１６９０４３２発明の
名称 リタイミング表示レーダ装置３、補正をする者 事件との関係 特許出願人 株式会社光電製作所 ４、代 理 人 東京都新宿区新宿４−２−２１
相模ビル５、補正の対象 明細書中発明の詳細な説明
の榴、図面の簡単な説明の欄及び図面。 （５補正の内容 （１）明細書中６頁２〜３行、１３頁１２行、１４頁１
３行、１６頁１５行「並直列変換手段−１をる。」を「
並直列変換回路２３としては例えば並列入力、偉効出力
のシフトレジスタが用いられる。」と訂正する。 （３）同書７頁１行「レンジ設定器３２が」を「レンジ
設定器３２で」と訂正する。 （４１同店、８頁１行「周期した信号」を「同期した信
号」、１９行「発生器Ｊ５．２５へ」を「発生器１５へ
」とそれぞれ訂正する。 （５〕 同書１０頁７行「ならされている。」を「な
っている。」と訂正する。 （６）同書１２貞５行「リセット」を「プリセット」、
１９〜２０行「されてた」を「されていだ」とそれぞれ
訂正する。 （７） 図面中第１図を添付図面に訂正する。
Claims (1)
- （１） レーダ探知信号をＡＤ変換器Ｃ二よりデジタ
ル信号に変換し、そのデジタル信号を主メモリ（ユ書込
み、その主メモリを上記書込み速度よりも遅い速度で読
出してレーダ表示信号を得るリタイミング表示レーダ装
置（ユおいて、上記ＡＤ変換器よりのデジタル信号なｎ
（ｎは２以上の整数）ｆンブルの並列デジタル信号は変
換する直並列変換手段と、その変換された並列デジタル
信号を同時（二上記主メモリに書込む書込み手段と、そ
の主メモリから読出されたｎサンプルの並列デジタル信
号を直列デジタル信号に変換して上記レーダ表示信号を
得る並直列置換手段とを設けたことを特徴とするりタイ
ミング表示レーダ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169043A JPS5957180A (ja) | 1982-09-27 | 1982-09-27 | リタイミング表示レ−ダ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169043A JPS5957180A (ja) | 1982-09-27 | 1982-09-27 | リタイミング表示レ−ダ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957180A true JPS5957180A (ja) | 1984-04-02 |
Family
ID=15879255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169043A Pending JPS5957180A (ja) | 1982-09-27 | 1982-09-27 | リタイミング表示レ−ダ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957180A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60244880A (ja) * | 1984-05-21 | 1985-12-04 | Anritsu Corp | レ−ダビデオ信号の記憶装置 |
| JPS61178679A (ja) * | 1985-02-04 | 1986-08-11 | Oki Electric Ind Co Ltd | 走査変換装置 |
| JPS62147379A (ja) * | 1985-12-20 | 1987-07-01 | Tokyo Keiki Co Ltd | デジタルレ−ダシステムのメモリ装置 |
| FR2600167A1 (fr) * | 1986-06-17 | 1987-12-18 | Thomson Csf | Procede et dispositif de correction de l'obliquite de la mesure de distance d'un radar a courte portee |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039887A (ja) * | 1973-08-11 | 1975-04-12 | ||
| JPS557606A (en) * | 1978-07-01 | 1980-01-19 | Tokyo Keiki Co Ltd | Data processing system |
| JPS57135380A (en) * | 1981-02-17 | 1982-08-20 | Nippon Abionikusu Kk | Digital scanning converter |
-
1982
- 1982-09-27 JP JP57169043A patent/JPS5957180A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039887A (ja) * | 1973-08-11 | 1975-04-12 | ||
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| JPS60244880A (ja) * | 1984-05-21 | 1985-12-04 | Anritsu Corp | レ−ダビデオ信号の記憶装置 |
| JPH0410992B2 (ja) * | 1984-05-21 | 1992-02-27 | ||
| JPS61178679A (ja) * | 1985-02-04 | 1986-08-11 | Oki Electric Ind Co Ltd | 走査変換装置 |
| JPS62147379A (ja) * | 1985-12-20 | 1987-07-01 | Tokyo Keiki Co Ltd | デジタルレ−ダシステムのメモリ装置 |
| JPH0315151B2 (ja) * | 1985-12-20 | 1991-02-28 | Tokimetsuku Kk | |
| FR2600167A1 (fr) * | 1986-06-17 | 1987-12-18 | Thomson Csf | Procede et dispositif de correction de l'obliquite de la mesure de distance d'un radar a courte portee |
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