JPS5841712B2 - 帯域圧縮装置 - Google Patents

Description

【発明の詳細な説明】 本発明は例えばビデオ信号を伝送に適当な狭帯域信号に
変換するための、帯域圧縮装置に関する。

広帯域信号を狭帯域信号に変換して、例えば信号の伝送
を容易にすることが望ましい場合は多い。

斯様な信号を、広帯域回線を介して伝送すると、伝送に
費用がかかるので望ましくない。

それ故例えば実時間テレビジョン信号の如き広帯域ビデ
オ信号な狭帯域信号に変換することが望ましい。

そしてその場合必要な情報を、例えば電話回線の如き、
マイクロウェーブ装置などが広帯域伝送のために必要と
する同軸ケーブルと比較して安価な伝送線を介して伝送
できる。

そのために特別のカメラ或は非常に遅いライン周波数と
フレーム周波数を有する走査装置を用いて狭帯域ビデオ
信号を発生できる。

然るにこの技術を用いた公知の装置と方法は少くとも成
る目的のためには完全に満足すべきものではない。

また少くとも成る種の期様な公知の装置は、装置の効率
、監視装置と技術、安定性およびＳＮ比に関する問題を
含み、動作上の所望されない限界範囲を有する。

また狭帯域ビデオ信号を発生させるためにサンプリング
方法を用いる。

そしてその場合カメラ或は実時間レートで動作する走査
装置でビデオ信号を発生し、ビデオ信号をかなり低い周
波数でサンプリングして帯域幅を減少させる。

期様な方法は例えば１９５７年１月１日号エレクトロニ
クス誌のＡｌｔｅｓとＲｅｅｄによる“通常のテレビ信
号用低速走査アダプタ〃に説明されている。

また前述の方法は、Ｃ６Ｅ、Ｊｏｎｅｓ 、 Ｊｒ 、
の米国特許第２９５５１５９号明細書“狭帯域ビデオ通
信装置′Ｇ ｌｅｎ Ｒ，Ｓｏｎｔｈｗｏｒｔｈ の米
国特許第３２８４５６７号明細書“狭帯域テレビジョン
装置“、およびＧｌｅｎ Ｒ，Ｓｏｕｔｈｗｏｒｔｈの
米国特許第３６８３１１１号明細書“テレビジョン帯域
幅圧縮および拡大装置〃に説明されている。

サンプリング技術を用いた装置と方法は少くとも成る種
の応用に用いろと有利であるが、少くとも成る種の斯様
な装置と方法は全ての目的のために完全に満足すべきも
のではなく、例えば：カメラの修正が必要である；出力
データ速度がサンプリング速度と同じに制限される；帯
域幅を電話回線の帯域幅に圧縮するためにドツト−飛越
サンプリングを必要とするから、既存の再生装置と共用
できない問題が生じ、受信機に特別の同期回路を必要と
し、多重“ゴースト“の原因となる；または飛越を有す
る入力信号の２つのフィールドからの情報を用いている
から飛越のない連続する帯域幅を有する出力信号を得ら
れない。

本発明は、サンプリング技術を用いて比較的安価な伝送
線による伝送に適する狭帯域信号を発生させる、また前
述の問題と制限を有しない改良された装置を提供するも
のである。

入力信号は変換器に接続され、変換器は少くとも入力側
で受信された信号部分を示すディジタル形の出力を発生
させ、この変換器からの出力は記憶装置に接続され、ま
た記憶装置からの出力は別の変換器に接続され、別の変
換器は、受信された信号と実質的に同じであるが受信さ
れた信号と比べて狭帯域を有するアナログ形の出力信号
を発生させる。

それ数本発明の目的は改良された帯域圧縮装置を提供す
ることである。

本発明の別の目的は、入力信号をディジタル形に変換し
次にアナログ形に戻して、その結果得られた信号を、受
信された信号と同じ信号特性にしまた受信された信号と
比べて狭帯域にするために、サンプリング技術を用いた
改良された帯域圧縮装置を提供することである。

本発明のまた別の目的はビデオ信号を伝送のために狭帯
域信号に変換するために適する改良された帯域圧縮装置
を提供することである。

本発明のまた別の目的は、アナログ−ディジタル変換器
、バッファ記憶装置、ディジタル−アナログ変換器、お
よび入力側から受信された信号を、記憶するためディジ
タル信号に変換するために振幅のサンプリングを行い、
ディジタル信号を入力信号と比べて狭帯域のアナログ信
号に変換する制御作用を有するクロックスイッチング装
置を有する帯域圧縮装置を提供することである。

本発明のまた別の目的は飛越のない連続する狭帯域信号
を得るために出力ゲーティングによって制御される（デ
ィジタルまたはアナログの）１組の並列なバッファ記憶
装置を用いた帯域圧縮装置を提供することである。

本発明のまた別の目的は、バッファ記憶装置としてアナ
ログシフトレジスタを用いた帯域圧縮装置を提供するこ
とである。

次に本発明を図に示した実施例につき詳しく説明する。

第１図に圧縮装置全体を簡単に示す。

例えば（図示されてない）従来のテレビカメラのような
ビデオ信号源からの広帯域ビデオ入力信号はキードクラ
ンプ回路４を介してサンプル・ホールド回路５に供給さ
れる。

サンプル・ホールド回路５の出力はサンプリングされた
ビデオ出力を形成し、接続線６を介して本発明によるビ
デオ帯域圧縮装置７に供給される。

また第１図に示すように複合ビデオ信号は同期分離器９
にも供給され、同期分離器の出力は水平駆動回復器１０
および垂直駆動回復器１１に供給される。

これらの回復器は共に接続線１４，１５を介してビデオ
帯域圧縮装置７に出力を加える。

また水平駆動回復器１０の出力はキードクランプ回路４
およびスライドパルス発生器１８にも供給される。

それ故この回路は、ビデオ帯域圧縮装置に３つの入力、
即ちサンプル・ホールド回路５から接続線６を介して加
えられるサンプリングされたビデオ入力、水平駆動回復
器１０から接続線１４を介して加えられる水平同期入力
、および垂直駆動回復器１１がら接続線１５を介して加
えられる垂直同期入力を供給する。

これらの入力を供給する回路は米国特許第 ３６８３１１１号明細書に詳しく説明されており、この
回路と同時に上述の明細書に詳述されているビデオエキ
スパンダ回路は、伝送後ビデオ情報を回復するために、
本発明と共に用いられる。

公知の最も簡単なサンプリング技術は点飛越なしで、ア
メリカの５２５走査線テレビ方式およびヨーロッパの６
２５走査線テレビ方式の両方式に対して、約８ＫＨｚ
に帯域圧縮を行う。

本発明の装置は更に約ｌＫＨ２に帯域圧縮を行い、比較
的安価な形式の伝送線例えば公知の電話回線などに適す
るように構成されている。

然るに本発明は１ＫＨｚ の帯域圧縮に限定されない。

それはその場合本発明の圧縮装置は別の帯域幅への信号
圧縮に利用できるからである。

第２図においてサンプリングされたビデオ信号は接続線
６を介してアナログ−ディジタル変換器２４に供給され
る。

第３図Ａに示すようにサンプリングされたビデオ信号は
通常複数個のサンプリングされたビデオ出力（第３図Ａ
において１から１２までの信号）を含んでいる。

アナログ−ディジタル変換器２４において、サンプリン
グされたビデオは、水平同期入力によって制御されるの
で、各水平掃引期間毎に１回並列ディジタル信号に変換
される。

６ビツト（理論的には６４個の灰色レベル）への変換で
充分であるが、本発明の場合任意のビット数が利用でき
る。

然るに６ビツトへの変換が有利である。

それはその場合ビット数がそれより少ないと再生画像に
輪郭線が生じ、ビット数が多いと装置が複雑になるから
である。

アナログ−ディジタル変換器２４の出力は複数個の接続
線（６ビツトが用いられる場合第２図に示すように２６
〜３１の６つの接続線）を介してバッファ６シ憶装置３
４０入力側に接続される。

バッファ記憶装置３４はＮＬ−ビットシフトレジスタか
ら威る。

その場合Ｎはアナログ−ディジタル変換器の出力側の数
（第２図において６個）を示し、Ｌはシフトレジスタの
長さ即ち該レジスタ内の記憶素子数（米国テレビジョン
の場合第２図において２５６）を示す。

ランダムアクセス記憶装置或は別の形式のディジタル記
憶装置も使用できるが、構成上シフトレジスタが最も簡
単であるので、バッファ記憶装置３４は、公知のシフト
レジスタで横取するのが有利である。

長さＬはオリジナルビデオ信号におけるフィールド当り
の水平走査線数（即ちサンプリングされたビデオにおい
て各垂直サンプリングライン当りのサンプル数）によっ
て決まる。

Ｌはアンブランキング走査線数より多く、走査線全体の
数よりは少くする必要がある。

それ故米国標準テレビジョン方式（即ち５２５走査線方
式）において、Ｌは２４２％より大きく、２６２％より
小さい。

同時にヨーロッパ標準テレビジョン方式（即ち６２５走
査線方式）において、Ｌは２９０より大きく、３１２％
より小さい。

バッファ記憶装置へのデータ書込およびバッファ記憶装
置からのデータ読取は第２図に示すようにクロックスイ
ッチング装置３６から接続線３８を介してシフトレジス
タヘクロックパルスを供給することによって行われる。

バッファ記憶装置の出力は複数個の接続線（第２図にお
いて６ビツトの場合４０〜４５）を介してディジタル−
アナログ変換器４８に供給される。

この変換器はクロックスイッチング装置３６から接続線
５０を介して第２の入力を受信する。

ディジタル−アナログ変換器の出力は接続線５２を介し
て送出され、この出力はサンプリングされたビデオ入力
信号と同じ振幅変動を有するアナログ信号であるが、１
：Ｄの係数だけ伸長された時間を有する。

但しＤはサンプリングレートで、サンプリングレートは
クロックスイッチング装置３６に接続された分周器５４
によって決められる（分周器５４は第２図においてＨ分
周器である）。

また第２図に示すように水平および垂直同期入力信号を
受信するために接続されたフィールド識別装置５６に上
って、本発明の装置はフィールド識別を行なう。

その場合識別装置の出力は接続線５８を介してフィール
ドコーディング装置６０に加えられる。

またフィールドコーティング装置は接続線５２を介して
ディジタル−アナログ変換器の出力を受信する。

フィールドコーディング装置６０の出力は接続線６２に
よって本発明による装置から送出される狭帯域出力信号
である。

次に第２図に示す圧縮装置の動作を第３図に示す凸型的
な波形に関して説明するが、これらの波形は例示的なも
のにすぎず、本発明はそれらの波形に限定されない。

クロックスイッチング装置３６が外部の開始パルスを、
接続線６４を介して受信後（第３図Ｂ参照；これはサン
プリングラインがラスク上で移動していることを示す）
、スイッチング回路３６は次の垂直同期パルスが発生す
るまで動作せず、クロック回路は第３図Ｃに示すように
垂直帰線消去期間より短い時間遅延する（例えば第３図
Ｃに示すように１６Ｈ（Ｈ−水平掃引期間）の遅延）。

その遅延後クロックスイッチングパルスは第３図りに示
すように書込ゲート信号を発生する。

２５６のサンプリングされた要素を、帰線消去で始まり
帰線消去で終るように時間付けるために、第３図Ｃおよ
び第４図りに示すような１６Ｈの短かい遅延が用いられ
る。

書込ゲート信号が供給されると、水平同期信号から取出
され、アナログ−ディジタル変換器の動作速度（水平同
期周波数）で発生するクロックパルス（第３図Ｆ参照）
を通過させる。

スイッチング回路はクロックパルスの数を計数し、２５
６個のパルスが発生すると直ちに書込ゲートが遮断状態
になり、更に水平同期周波数のクロックパルスが通過し
ないようにする。

バッファ記憶装置のシフトレジスタは完全に満たされ、
６ビツト形式において第１のサンプリングされたビデオ
ラインからの２５６個のサンプリング点の振幅を有する
。

更にスイッチング回路は、第３図Ａに示すような第３の
サンプルラインに先行する同期パルスである次の垂直同
期パルスの到来を待つ。

このために書込ゲート信号と読取ゲート信号間に時間間
隔が生じ、その結果出力に帰線消去間隔が生じ、これは
後述のように飛越に関する出力をコーディングするのに
用いられる。

垂直同期および帰線消去に対する書込ゲート信号の関係
についての詳細は第４図Ａ−Ｄに示しである。

第４図に示しである波形はＥＩＡ（米国電子工業会）標
準規格Ｒ８１７０同期波形様式に則して図示しであるが
、この方法は別の規格や様式にも適用できる。

スイッチング回路は、第３のラインに先行する垂直同期
パルスを受信すると読取ゲート信号（第３図Ｅ参照）を
発生する。

この読取ゲート信号は、第２図においては７の（装置５
４はＨ分周器である）係数りで水平同期信号を分周する
ことによって該同期信号から取出されるクロック信号を
ゲートする。

このクロック信号はシフトレジスタでデータをシフトし
、データを新たに低下された周波数（第３図Ｈ参照）で
シフトレジスタからディジタルアナログ変換器に加える
。

クロックスイッチング装置３６から接続線５０を介して
加えられる読取ゲート信号によって動作可能に制御され
るディジタル−アナログ変換器は、ディジタルデータを
アナログ信号に変換する。

このアナログ信号は、サンプリングされたビデオ入力信
号と同一の振幅特性を有するが、その時間軸はＤの係数
（例えば第２図に７：１で示す）によって伸長される（
第３図Ｊ参照）。

２５６個のクロックパルスがゲートを通過すると直ちに
読取ゲート信号が遮断され、スイッチング回路は次の垂
直同期パルスの到来を待ち、書込−読取過程が繰返され
る。

読取りロック分周係数りの選択によって動作を幾種類か
に変化する。

先ず第１に奇数の係数が選定された場合書込ゲート信号
のタイミングは成る場合１フイールドから書込が行われ
るようにし、次の場合には飛越フィールドから書込が行
われて、自動的に続行される。

これは次の関係を有するすべての奇数のＤの場合にもあ
てはまる。

ここでＳはフィールド当りの走査線数、Ｌはシフトレジ
スタ当りの記憶素子、Ｄはクロック分周係数、Ｈは水平
掃引期間である。

例えばＳが２６２−＋−でＬが２５６の場合りは４０以
下でなければならない。

Ｄを偶数にすれば書込ゲート信号は飛越フィールドを避
けて当該の同じフィールドから自動的に書込を行わせる
。

１つ或は別のフィールドの選択は第２図の点線６３で示
すように、フィールド識別信号を用いて垂直同期を適当
にゲートすることによって行うことができる。

この場合も係数りは前述の関係式（２）を満足しなげれ
ばならない。

またＤの選択は帯域圧縮の大きさにも影響を与える。

サンプリング過程で、ビデオ入力信号は水平同期周波数
（実際にこの周波数はフレーム走査で得られる水平同期
周波数より極く僅か小さい）でサンプリングされるから
、使用できる帯域幅（画情報を含む最適周波数成分）の
サンプリング信号は次式で求められる。

本発明による圧縮装置において、係数りによって更に帯
域幅が圧縮される、即ち、 次に５２５走査線テレビ方式で得られる標準的な帯域幅
を示す。

サンプリングラインを取出すフィールド（奇数或は偶数
飛越）はフィールド識別回路によって決めることができ
る。

この形式の回路は垂直掃引期間の後（および等化パイル
が存在する場合は等化パルスの後）水平同期パルスの位
置を確認し、該フィールドが垂直帰線消去の直後フルラ
イン或はハーフラインを有することを識別する。

次にこの情報を、、フィールドコーディング情報をディ
ジタル−アナログ変換器出力の帰線消去期間（接続線５
０を介して動作可能にされてない期間）に挿入するため
に使用できる。

フィールドコーディングは種々の方法で遠戚できる。

簡単な方法は、画像の極性と反対の極性の同期パルスを
狭帯域出力信号に加え、その帯域幅を同期識別信号に従
って変調することである。

別の技術は帰線消去期間に単発或は繰返パルスを加える
ことである。

どんな場合にもフィールドコーディングにおいて受信装
置は受信された狭帯域ビデオの飛越状態を識別し、飛越
状態は受信機に適当に割当てられる。

第２図の装置の別の実施例を第５図に示す。

この実施例は、同じ基本概念を用いているが（アナログ
−ディジタル変換、２相クロツクを用いたディジタル記
憶およびディジタル−アナログ変換）、第２のバッファ
記憶素子の追加によって、飛越のない狭帯域出力信号を
供給している。

サンプリングビデオ（第６図Ａ参照）はアナログ−ディ
ジタル変換器２４に供給されるが、変換器の出力側は２
つの同−構成のバッファ記憶装置３４とＴＯの入力側端
子に接続される。

データの、バッファ記憶装置への書込みおよびバッファ
からの読取りは、クロックスイッチング回路を用いてク
ロックパルスを、クロックスイッチング装置７２から２
つのバッファに適尚な順序で加えて行う。

クロックスイッチング回路の動作は第６図の波形図を参
照すればよくわかる。

開始パルス（第６図Ｂ参照）を受信すると、フィールド
識別回路５６の決定にしたがって、スイッチング回路は
次の奇数フィールドに先立つ垂直同期パルスを待ち（第
６図ＣおよびＤ参照）、次に奇数書込ゲート信号（第６
図Ｅ参照）を発生させる。

このゲート信号は水平同期信号から取出されたクロック
パルスを第１のバッファ記憶装置に供給する。

このクロックパルスは水平同期周波数（第６図に参照）
で発生される。

斯様に第１のバッファ記憶装置は順次、奇数飛越サンプ
リングラインからのサンプリングビデオを表わすデータ
で充たされる。

スイツチング回路はクロックパルスを計数し、パルス数
が２５６になると奇数書込ゲート信号を遮断し、水平同
期周波数のクロックパルスが更に第１のバッファ記憶装
置に達するのを防止する。

同様に次の偶数飛越サンプリングラインの期間に偶数書
込ゲート信号が発生され、偶数書込ゲート信号は偶数飛
越サンプリングラインからデータを第２のバッファ記憶
装置に書込むために用いられる（第６図り、ＦおよびＬ
参照）。

次の垂直同期パルスで読取ゲート信号が発生される（第
６図Ｍ参照）。

この読取りゲート信号によってディジタル−アナログ変
換器４８（これは書込過程で出力が変化しないように禁
止されている）と％分周カウンタ７４を動作可能にする
。

このカウンタは出力ゲート信号（第６図Ｍ参照）を発生
し、出力ゲート信号は出力ゲート回路７６によって第１
のバッファ記憶装置をティシタルーアナログ変換器の入
力側に接続する。

次のＨ／７クロツクパルスで（第６図Ｍ参照）出力ゲー
ト信号は変化し、第２のバッファ記憶装置をディジタル
アナログ変換器の入力側に接続する。

同時に１つのクロックパルスが第１のバッファ記憶装置
に送出され、データはｌビットシフトされる。

この“ピンポン作用“は、各シフトレジスタが２５６個
のクロックパルスを受信するまで継続され２５６個のパ
ルスを受信すると読取ゲート信号が遮断され、ディジタ
ル−アナログ変換器の動作を禁止する。

上述の過程によってディジタル−アナログ変換器の出力
側で２つの飛越サンプリングラインでサンプリングされ
たデータをアナログ表示する出力が生じ、出力信号波形
において２つのフィールドからの隣接するエレメントが
互いに挿入されて２５６Ｘ２＝５１２の“サンプル“点
を与える（第６図Ｍ参照）。

またこの出力の帯域幅は前述の式（４）で決められる。

また第２図に示した本発明の実施例に関連して、第７図
はバッファ記憶素子３４を示す。

第７図に示す通り、バッファ記憶装置への入力側は複数
個の接続線２６〜３１から構成されており、個々の接続
線はシフトレジスタに接続されている（斯様な６つのレ
ジスタ８０〜８５を第７図に示す。

その場合このシフトレジスタはデュアル１２８ビツトス
タテイツクシフトレジスタでシグネテイクス社製２５２
１形である）。

各シフトレジスタは（図示されてない）−１２Ｖと＋５
ｖの直流電源に接続されている。

また複数個のダイオード８７〜９２は、シフトレジスタ
装置の内部回路を保護するために、個々の入力線と＋５
■直流電源線間に接続されている。

また各シフトレジスタは接続線３８を介してクロックス
イッチング装置３６の出力を受信する。

バッファ記憶装置のシフトレジスタからのディジタル出
力側は、第７図に示すように接続線４０〜４５に接続さ
れている。

第８図に、第２図のクロックスイッチング装置３６とＨ
分周器を詳細図で示す。

第８図に示すように垂直同期人力は接続線１５、抵抗９
６およびコンデンサ９７を介してＮＡＮＤゲート９８に
供給すれる。

またこのＮＡＮＤゲート９８への入力側は抵抗９９を介
して（図示されてない）＋５Ｖ直流電源に、また抵抗１
００を介してアースに接続されている。

ＮＡＮＤゲート９８への第２の入力側は ＮＡＮＤゲート１０２の出力側と接続され、このＮＡＮ
Ｄゲート１０２はフリップフロップ１０３に、また抵抗
１０４を介してＮＯＲゲート１０５に接続されている。

第８図に示すように、接地されたコンデンサ１０６は抵
抗１０４０１つの端子に接続されている。

ＮＡＮＤゲート９８の出力側は直接にＮＡＮＤゲート１
０２の１つの入力側に接続され、またＮＡＮＤゲート１
０２の別の入力側は、（図示されてない）＋５ｖ直流電
源とアース間に接続された分圧器抵抗１０８と１０９間
の接続点に接続されている。

またＮＡＮＤゲート１０２の第２の入力側はコンデンサ
１１０を介して４−ビット２進カウンタ１１２に接続さ
れている。

またＮＡＮＤゲート９８の出力側は抵抗１１４を介して
ＮＡＮＤゲート１１６の１つの入力側に接続されている
。

その場合抵抗１１４は一方でコンデンサ１１７を介して
アースに接続されている。

フリップフロップ１０３は接続線１１８を介して（図示
されていない）＋５■直流電源に接続され、接続線１２
１を介してＮＡＮＤゲート１２０の１つの入力側に、ま
た接続線１２４を介してＮＡＮＤゲート１１６の第２の
入力側と４ビツト２進カウンタ１２３に接続されている
。

ＮＡＮＤゲート１２０の第２の入力側はＮＡＮＤゲート
１２６の出力側に接続されている。

その場合ＮＡＮＤゲート１２６は、直接ＮＡＮＤゲート
１２０の出力側に接続された１つの入力側を有し、また
４ビツト２進カウンタ１２３、コンデンサ１２８および
（図示されてない）＋５Ｖ直流電源とアース間に直列に
接続された抵抗１２９と１３０の接続点に接続された別
の入力端を有する。

またＮＡＮＤゲート１２０の出力側はＮＯＲゲ−ＮＯ５
の入力側に接続されている。

その場合ＮＯＲゲート１０５の出力側は抵抗１３２を介
して外部に接続される。

ＮＯＲゲート１０５の出力側は一方では抵抗１３２を経
て書込みゲート信号出力が取り出され、他方ではＮＡＮ
Ｄゲート１３４の１つの入力側に接続されている。

ＮＡＮＤゲート１１６の出力側は、出力側が抵抗１３７
を介して外部に接続されたＮＡＮＤゲート１３６の２つ
の入力端に接続されている。

水平同期入力側は接続線１４、抵抗１４０およびコンデ
ンサ１４１を介してクロックスイッチング装置に接続さ
れている。

この入力側はＮＡＮＤゲート１４３の１つの入力側に接
続されており、またその入力側は（図示されてない）＋
５Ｖ直流電源とアース間に接続された抵抗１４４と１４
５の接続点に接続されている。

ＮＡＮＤゲート１４３の第２の入力側はＮＡＮＤゲート
１４７の１つの入力側と共に、（図示されてない）＋５
ｖ直流電源に接続されている。

またＮＡＮＤゲート１４７の別の入力側はＮＡＮＤゲー
ト１４３の出力側に接続されている。

ＮＡＮＤゲート１４７の出力側はＮＡＮＤゲート１３４
の第２の入力側と４ビツト２進カウンタ１２３に接続さ
れている。

カウンタ１２３は入力側ＣＯと出力側０３間でイ。

分周を行う。またＮＡＮＤゲート１４７の出力側は装置
５４でＨ分周器として用いられている１０進カウンタ１
４９にも接続されており、このカウンタは入力側ＣＯと
出力側０３間で鍔分周を行うように接続されている。

また１０進カウンタ１４９は、出力側が ＮＡＮＤゲート１５４の入力側に接続されているＮＡＮ
Ｄゲート１５２に接続されている。

ＮＡＮＤゲート１５４の第２の入力端はＮＡＮＤゲート
１３６の出力側と読取ゲート信号出力側に接続され、Ｎ
ＡＮＤゲート１５４の出力側は１０進カウンタ１４９に
接続されている。

また１０進カウンタ１４９はコンデンサ１５６を介して
ＮＯＲゲート１５７の第１の入力側に接続されている。

そしてその場合ＮＯＲゲート１５７の別の入力側は接地
されている。

ＮＯＲゲート１５７の第１の入力側は更に、（図示され
てない）＋５ｖ直流電源とアース間に接続された抵抗１
５８と１５９の接続点に接続されている。

ＮＡＮＤゲート１３４の出力側は、出力側がＮＯＲゲー
ト１６２の１つの入力側に接続されているＮＯＲゲート
１６１の２つの入力側に接続されている。

ＮＯＲゲート１６２の第２の入力側はＮＯＲゲート１５
７の出力側に接続され、ＮＯＲゲート１５７の出力側は
読取りロック出力側として抵抗１６４を介してクロック
スイッチング装置と接続されている。

ＮＯＲゲート１６２の出力はクロックスイッチング出力
信号であり、接続線３８を経て４ビツト２進カウンタ１
６６にも接続されている。

この４ビツト２進カウンタ１６６は４ビツト２進カウン
タ１１２に接続されている。

カウンタ１６６と１１２はそれらの入力と出力間でイ。

分局を行うように接続され、直列に共働してクロック入
力周波数を１６Ｘ１６＝２５６分の１に分周する。

第８図に示した実施例はＴＴＬ論理回路を用いて横取さ
れている。

例えば図示のＮＡＮＤゲートは７４００形、フリップフ
ロップ１０３は７４７３形、２進カウンタ１１２，１２
３および１６６は７４９３形、ＮＯＲゲートは７４０２
形、そして１０進カウンタ１４９は７４９０形である。

第９図にディジタル−アナログ変換器４８を詳細図で示
す。

バッファ記憶装置３４からのディジタル入力は接続線４
０〜４５を介してディジタルアナログ変換器４８に供給
されるが、変換器において、多数のインバータ（第９図
においては１７１〜１７６の６個）を有する装置１７０
に接続される。

インバータ１７１〜１７６の出力側は、演算増幅器１８
００１つの入力側に接続された装置１７８に接続されて
いる。

また演算増幅器１８０はアースに接続された抵抗１８１
と、＋６■および一６Ｖ直流電源（図示されてない）と
に接続されている。

同様に装置１７８は、抵抗１８３を介して＋６■直流電
源に、コンデンサ１８４ 、１８５および１８６と抵抗
１８７とを介してアースに接続されていると同時に、（
図示されてない）＋５■および一６■直流電源に接続さ
れている。

演算増幅器１８０の出力側は抵抗１８９を介して入力側
に帰還接続されると同時に、ポテンショメータ１９０と
抵抗１９１を介して演算増幅器１９３の１つの入力側に
接続されている。

またポテンショメータ１９００１つの端子は、＋６Ｖ直
流電源（図示されてない）とアース間に接続された抵抗
１９５と１９６の接続点に接続されている。

演算増幅器１９３の出力側は抵抗１９８を介して演算増
幅器１９９の１つの入力側に接続されている。

演算増幅器１９９の出力側は抵抗２０４を介して入力側
に帰還され、ポテンショメータ２０６と抵抗２０７を介
してトランジスタ２０８のコレクタに、更に抵抗２０９
を介して演算増幅器２１０の１つの入力側に接続されて
いる。

トランジスタ２０８は接地されたエミッタ側と、外部に
接続された動作制御入力信号とアース間に接続された抵
抗２１２と２１３の接続点に接続されたベース側とを有
する。

この動作制御信号は第２図の接続線５０を介して加えら
れる。

またトランジスタ２０８に並列にダイオード２１４が接
続されている。

演算増幅器２１０は抵抗２１６を介してアースに接続さ
れ、その出力側は互に並列に接続された抵抗２１８とコ
ンデンサ２１９を介して１つの入力側に帰還されている
。

また演算増幅器の出力は接続線５２を介して伝送される
狭帯域出力信号である。

また第１０図に示すように第２図の装置をアナログシフ
トレジスタを用いて実施できる。

斯様なシフトレジスタは、１９４６年にＫ。

３ ｃｈｌｅｓｉｎｇｅｒによって提案され（米国特許
第２４０３９５５号）、極く最近半導体装置として実現
された。

この装置はアナログ信号のサンプルを充電レベルとして
記憶し、その充電レベルをクロックパルスに応じて素子
から素子へ移行する。

この実施例において、アナログシフトレジスタ２２６と
サンプル・ホールド回路２２８が、第２図のアナログ−
ディジタル変換器、ディジタルバッファ記憶装置および
ディジタル−アナログ変換器に置換されている。

装置の実施例を第１０図に示す。

この装置は同一のクロック回路を有し、その波形を第３
図Ａ−Ｆ、第３図Ｊおよび第３図Ｋに示す、但し第３図
Ｊはサンプル・ホールド出力である。

第３図Ｋに示すようにアナログシフトレジスタの出力は
零復帰信号（基準振幅が固定され、最大振幅がアナログ
入力信号に比例して変化する短形波）であるから、サン
プル・ホールド回路が必要である。

サンプル・ホールド回路はパルスを７Ｈ期間全体に伸長
し、連続するアナログ出力信号を形成する。

第１１図はバッファ記憶素子としてアナログシフトレジ
スタ２３２と２３４を用いた第５図の装置の別の実施例
を示す。

この装置のタイミング波形図は第６図と同じであるが、
Ｍはディジタルアナログ変換器出力ではなくサンプル・
ホールド出力である。

【図面の簡単な説明】

第１図は本発明による帯域圧縮装置を用いて狭帯域出力
を発生させるための装置のブロック図、第２図は本発明
による帯域圧縮装置の実施例を示すブロック図、第３図
Ａ−Ｊは第２図の装置の種種の信号の時間関係を示す波
形図、第３図には第３図Ａ−Ｊの波形図と同じ時間関係
で示した第１０図にのアナログシフトレジスタ出力の波
形図、第４図は第３図の波形図の一部を詳細に示す波形
図、第５図は実時間飛越ビデオ信号から飛越のない連続
する狭帯域信号を発生させるための２ラインバツフア記
憶装置を用いた本発明の別の実施例のブロック図、第６
図は第５図の装置の種々の信号の時間関係を示す波形図
、第７図は本発明に適用可能なバッファ記憶素子の詳細
図、第８図は本発明に適用可能なりロックスイッチング
装置とＨ分周器を示す詳細図、第９図は本発明に適用で
きるディジタル−アナログ変換器の詳細図、第１０図は
バッファ記憶素子としてアナログシフトレジスタを用い
た第２図の装置の別の実施例を示すブロック図、第１１
図はバッファ記憶素子としてアナログシフトレジスタを
用いた第５図の装置の別の実施例を示すブロック図であ
る。 ４・・・・・・キードクランプ回路、５ 、２２８・・
・・・・サンプル・ホールド回路、７・・・・・・ビデ
オ帯域圧縮装置、９・・・・・・同期分離器、１０・・
・・・・水平駆動回復器、１１・・・・・・垂直駆動回
復器、１８・・・・・・スライドパルス発生器、２４・
・・・・・アナログ−ディジタル変換器、３４．７０・
・・・・・バッファ記憶装置、３６ 、７２・・・・・
・クロックスイッチング装置、４８・・・・・・デイジ
タルーアナログ変換器、５４ 、７４・・・・・・分周
器、５６・・・・・・フィールド識別装置、６０・・・
・・・フィールドコーディング装置、７６・・・・・・
出力ゲート回路、８０〜８５・・・・・・シフトレジス
タ、２２６２３４・・・・・・アナログシフトレジスタ
。 ２３２゜

Claims (1)

1. 【特許請求の範囲】 １ 広帯域幅を有する１つのサンプリング信号を１本の
   ラインごとに受信しかつ後続のサンプリング信号を後続
   の垂直位置に従って受信するための入力装置； 少なくとも該入力装置で受信されたサンプリング信号の
   所定の特性を示すディジタル形の出力を発生させるため
   に該入力装置と接続された第１の変換器； 第１の変換器からの出力を受信し、記憶するために第１
   の変換器に接続された記憶装置；および該記憶装置に接
   続され、該記憶装置からの出力を受信し、またその出力
   に応じて、実質的に該サンプリング信号と同じ所定の特
   性を有するが該サンプリング信号と比べて狭帯域を有す
   るアナログ形の出力信号を発生させるための第２の変換
   器から成ることを特徴とする帯域圧縮装置。 ２ 広帯域幅を有する１つのサンプリングビデオ信号を
   １本のラインから受信しかつ後続のサンプリング信号を
   後続の垂直位置に従って受信するための人力装置を有し
   、 前記入力装置に接続されておりかつ前記入力装置で受信
   されたサンプリングビデオ信号の振幅を示すディジタル
   出力信号を発生するアナログ−ディジタル変換器を有し
   、 前記アナログ−ディジタル変換器に接続されかつ前記ア
   ナログ−ディジタル変換器からの出力信号を受信かつ記
   憶するバッファ記憶装置を有し、前記バッファ記憶装置
   からの出力信号を受信しかつその出力信号に基づくアナ
   ログ信号を発生するディジタル−アナログ変換器を有し
   、 前記ディジタル信号をサンプリングレートに等しいレー
   トで記憶させかつ前記ディジタル信号からアナログ信号
   への変換を減少されたレートで制御するクロックスイッ
   チング装置を有し、その場合前記アナログ信号は受信さ
   れたサンプリングビデオ信号と実質的に同じ振幅変化を
   有するが所定の狭い帯域幅を有することを特徴とする帯
   域圧縮装置。 ３ 広帯域幅を有する１つのサンプリングビデオ信号を
   １本のラインごとに受信しかつ後続のサンプリング信号
   を後続の垂直位置に従って受信するための入力装置を有
   し、 前記入力装置に接続されておりかつ前記入力装置で受信
   されたサンプリング信号の振幅を示すディジタル出力信
   号を発生するアナログ−ディジタル変換器を有し、 前記アナログ−ディジタル変換器に接続されかつ前記ア
   ナログ−ディジタル変換器からの出力信号を交互に受信
   する第１および第２のバッファ記憶装置を有し、 前記第１および第２のバッファ記憶装置からの出力信号
   を受信する出力ゲート回路を有し、前記第１および第２
   のバッファ記憶装置からの出力信号を前記出力ゲート回
   路を介して受信しかつ前記第１および第２のバッファ記
   憶装置で受信されたディジタル信号に基づくアナログ信
   号を発生するディジタル−アナログ変換器を有し、前記
   第１および第２のバッファ記憶装置と前記出力ゲート装
   置と前記ディジタル−アナログ変換器とに接続されたク
   ロックスイッチング装置を有し、前記クロックスイッチ
   ング装置は、前記入力装置で受信されたサンプリング信
   号の振幅が、記憶するためのディジタル信号に変換され
   るようにし、また前記ディジタル信号の、前記入力装置
   で受信されたサンプリングビデオ信号と比べて狭い帯域
   幅のアナログ信号への変換を制御するようにし、また前
   記出力信号は飛越しのない出力信号であることを特徴と
   する帯域圧縮装置。 ４ 広帯域を有する１つのサンプリングビデオ信号を１
   本のラインから受信しかつ後続のサンプリング信号を後
   続の垂直位置に基づき受信するための入力装置を有し、 前記入力装置で受信されたサンプリングビデオ信号を受
   信しかつ記憶するように接続されたアナログシフトレジ
   スタバッファ記憶装置を有し、前記アナログシフトレジ
   スタバッファ記憶装置に接続され前記アナログシフトレ
   ジスタバッファ記憶装置からの出力信号を受信するサン
   プル・ホールド回路を有し、 前記アナログシフトレジスタバッファ記憶装置と前記サ
   ンプル・ホールド回路とに接続された制御装置を有し、
   前記制御装置は、受信されたビデオ信号をサンプリング
   レートに等しいレートで記憶させるようにしかつ前記サ
   ンプル・ホールド回路からのアナログ信号の発生出力を
   所定の減少されたレートで制御するようにし、その場合
   アナログ出力信号は受信されたサンプリングビデオ信号
   と実質的に同じ振幅特性を有するが所定の狭い帯域幅を
   有することを特徴とする帯域圧縮装置。 ５ 広帯域幅を有する１つのサンプリングビデオ信号を
   １本のラインから受信しかつ後続のサンプリング信号を
   後続の垂直位置に基づき受信するための入力装置を有し
   、 前記入力装置に接続されかつ前記入力装置からのサンプ
   リングビデオ信号を交互に受信する第１および第２のア
   ナログシフトレジスタバッファ記憶装置を有し、 サンプル・ホールド装置を有し、 前記第１および第２のアナログシフトレジスタバッファ
   記憶装置と前記サンフル・ホールド装置との間に接続さ
   れたアナログスイッチを有し、前記第１および第２のア
   ナログシフトレジスタバッファ記憶装置と前記アナログ
   スイッチとに接続されたクロックスイッチング装置を有
   し、前記クロックスイッチング装置は、受信されたビデ
   オ信号を入力信号のサンプリングレートに等しいレート
   で記憶するようにしかつ前記サンプル・ホールド装置に
   提供されるアナログ信号出力を所定の減少されたレート
   で制御するようにし、その場合前記アナログ信号は受信
   されたサンプリングビデオ信号と実質的に同じ振幅変化
   を有するが所定の狭い帯域幅を有し、かつ 前記クロックスイッチング装置と前記アナログスイッチ
   とに接続された分周装置を有し、前記分周装置は、前記
   第１および第２のアナログシフトレジスタバッファ記憶
   装置から前記アナログスイッチを介して前記サンプル・
   ホールド装置に供給されるアナログ信号を、前記サンプ
   ル・ホールド装置に交互に供給するようにすることを特
   徴とする帯域圧縮装置。