JPS5935166A

JPS5935166A - 信号記憶装置

Info

Publication number: JPS5935166A
Application number: JP57145799A
Authority: JP
Inventors: Yoshio Numayasu; 沼保　芳男; Hiroshi Okada; 洋岡田; Tetsuro Ogawa; 尾川　哲朗; Yoshio Kato; 加藤　喜男; Kiyoshi Arima; 清有馬
Original assignee: Tokyo Keiki Co Ltd
Current assignee: Tokyo Keiki Inc
Priority date: 1982-08-23
Filing date: 1982-08-23
Publication date: 1984-02-25
Also published as: JPH0213754B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、レーダ、ソナー等のように周期的なパルスエ
ネルギの送信によシ時系列的に得られる受信信号を一旦
記憶し、記憶後に時間伸長を行なって表示もしくは信号
処理を行なう装置に於いて、近距離における分解能の向
上を簡単な構成で実現できるようにした信号記憶装置に
関する。

従来、物標映像を画像表示するレーダにおいて、例えば
地点Ａから電波を送信し、地点Ｂに存在する物標で反射
され電波が再び地点Ａで受信されたとすると、電波がＡ
−Ｂ地点を往復して受信信号が得られるに要する時間は
、で与えられる。

一方、通常の舶用レーダにおける最少表示距離レンジは
０．２５海里程度まで必要であることから、この所要時
間は上式よｆｉ　３．１μｓ（３、ｌＸｌ０　秒）とな
り、極めて短い時間となる。この０．２５海里の距離範
囲にある物標よりの受信信号を標本化する場合、市販の
〜弔変換器の最高速度は約３０ＭＨｚ（３，３Ｘ１０　
　秒）程度であるから、性変換器Ｃ標本化されるサンプ
ルデータの数はとなる。

しかしながら、９４ケのサンプルデータによシ物標を極
座標掃引表示（ＰＰＩ表示）したとすると、データ数が
少ないために物標の距離分解能が悪く、粗い画面となる
。

そこで従来のレーダ装置では、例えば第１図に示すよう
に、Ａ／Ｄ変換器とメモリを２系列に設け、２相クロツ
クを用いた標本化によりサンプルデータの数を増して距
離分解能を向上させている。

第１図において、ＩＡ、ＩＢはめ変換器、２Ａ。

２Ｂはメモリ、３はデータ切換器、４は”／Ａ変換器で
あり、その動作は第２図のタイムチャートに示す２相ク
ロックφ１．φ２がＡ／Ｄ　Ｋ換器ＩＡ、ＩＢに個別に
供給され、まず受信ビデオ信号の最初のデータとなる振
幅Ｄｏの受信信号がクロックφ１によシＡン変換器ＩＡ
で量子化されメモＩＪ　Ｚ　Ａに記憶される。次に振幅
り、となる受信信号はクロックφ２によりＡ／Ｄ変換器
ＩＢで量子化されメモＩＪ　２　Ｂに記憶される。すな
わちクロックφ、により量子化された偶数データはメモ
ＩＪ　２　Ａに順次記憶され、クロックφ、により量子
化された奇数データはメモリ２Ｂに順次記憶される。こ
のようにクロックφ、。

φ２によりメモＩＪ　２　Ａ　、　２　Ｂに記憶された
量子化データは次の送信周期において第３図のタイムチ
ャートに示すように読出しクロックにより並列的に読出
され、データ切換器３により読出し周期を２分割し、前
半の半周期で偶数データを選択出力すると共に後半の半
周期で奇数データを選択出力し、”／Ａ変換器４で量子
化ビデオ信号に変換し、ビデオ増幅後にＰＰＩ表示する
。

このように第１図の従来装置では、Ａ／Ｉ）変換器とメ
モリを２系列に設け、２相クロツクによる量子化でサン
プリング速度を実質的に２倍とし、サンプルデータ数を
２倍にすることで距離分解能を向−ヒしているものであ
る。

しかし々がら、Ａ／ｉ）変換器とメモリを２系列にした
従来装置では高速のめ変換器を２台使用しているために
コストが大幅に増加し、そのため、費用を問題としない
特殊なレーダ装置に用いられるに留り、通常のレーダ装
置にあっては依然として距離分解能の悪い粗い画像表示
をしており、距離分解能の高い良質な画像を得ることが
コスト的に困難であった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、距離分解能の向上を必要とする近距離レンジにお
いては電波の伝播所要時間が短かいために送信パルスの
繰り返し周波数が大きくとれることに着目し、送信繰り
返し周波数をＰＰＩ表示の掃引縁シ返し周波数（アンテ
ナ回転数とＰＰＩ表示で必要とする表示分解能を満足す
る周波数）より大きくとり、周期的に得られる受信信号
を多相サンプルクロックを用いた一台のＡル変換器で標
本化し、掃引縁シ返えし周期の間に受信される複数の受
信ビデオ信号の標本化データを記憶し、この記憶データ
を１回の掃引に用いるデータとして一括して再生するこ
とによシ、費用を高めることかく距離分解能を向上する
信号記憶装置を提供することを目的とする。

以下、本発明を図面に基づいて説明する。

第４図は、本発明の一実施例をレーダー装置を例にとっ
て示した、ブロック図である。まず、構成を説明すると
、１０は送信アンテナより送信されたパルス電波による
物標の反射信号の受信により得られた受信ビデオ信号を
サンプリングしてデジタルデータに変換する嵯変換器で
ある。ここで、Ａ／１）変換器ｉｏに入力する受信ビデ
オ信号を得る為の送信パルス繰り返し周波数としては、
表示用掃引周波数の２倍となる繰シ返し周波数としてお
り、例えば表示用掃引縁シ返し周波数が２ＫＨｚであっ
たとすると、送信パルス繰シ返し周波数は４　ＫＨ７に
定められている。

１２は、〜を変換器１０のサンプリング動作を行なわせ
る為に発生している２相サンプルクロックφ１．φ、を
選択して出力する信号選択回路であり、外部より送信パ
ルスに同期した選択制御信号が供給されており、送信パ
ルスの数を０　、１　、２゜３、・・・に番号づけした
とすると、偶数送信パルスに対応した選択制御信号によ
り、サンプルクロックφ１を選択して、〜Φ変換器１０
にサンプル信号として出力し、又奇数送信パルスに同期
した選択制御信号によりサンプルクロックφ２を選択し
て同じ＜　”／ｂ変換器ｌＯにサンプル信号として出力
するように構成している。

１４はＡ／ｂ変換器、ｌＯは量子化されたデータを記憶
するメモリであり、このメモリ１４に対するデータの書
き込みアドレスは、信号選択回路１２より、選択出力さ
れるサンプルクロックφ、父はφ２による書き込みクロ
ック信号及び送信周期ごとに出力される選択制御信号に
基づいたアドレスカウンタのアドレスデータによって設
定される。すなわち、メモリ１４に対するアドレス選択
回路１６による書き込みアドレスの設定は、まず偶数送
信パルスにより得られる受信ビデオ信号のデジタル変換
データの書込みについては、信号選択回路１２よりのサ
ンプルクロックφ、と選択制御信号に基づいてメモリ１
４の偶数アドレスを順次書込みアドレスとして指定し、
一方、奇数送信パルスにより得られる受信ビデオ信号の
デジタル変換データの、書き込みについては、信号選択
回路１２よりの、サンプルクロックφ、と、選択制御信
号とに基づいてメモリ１４の奇数アドレスを順次書き込
みアドレスとして設定するように構成している。更にア
ドレス選択回路１６は、偶数送信パルスに同期した偶数
アドレスの書き込み及び、偶数アドレスの書き込みにつ
づいて行なわれる奇数送信パルスに同期した奇数アドレ
スの書き込み終了後に、外部より供給されている読み出
しクロック信号を、計数して順次読み出しアドレスを設
定し、送信パルスの２周期を通じてメモＩＪ　１４に書
き込まれたデータを一括して読み出すアドレスカウンタ
を内蔵する。１８はメモリ１４よシ読み出されたデータ
をアナログ信号に変換するｑう、変換器であり、この見
ロ、変換器１８の変換出力は量子化ビデオ信号としてビ
デオ増幅された後に、ＰＰＩ掃引によりＣＲＴ画面に物
標映像として画像表示される。

次に、第４図の実施例の動作を、第５図のタイムチャー
トを参照して説明する。

まず、受信ビデオ信号を得る為の送信パルスの繰シ返し
周波数は、表示用掃引繰り返し周波数の２倍に設定され
ていることから、掃引スタートパルスで示す掃引周期内
に２個の送信パルスが発生され、送信パルスに同期して
信号選択回路１２には、位相が１８０°異なった２相ク
ロツクパルスφｌ。

φ、が供給されており、信号選択回路１２に対する外部
よりの選択制御信号によシ偶数送信パルス０゜２．・・
・についてはサンプルクロックφ、が選択されて、Ａ／
１）変換器ｌＯに出力され、又奇数送信パル１．３．・
・・については、サンプルクロックφ、が選択されてぬ
変換器１０に出力されており、サンプルクロックφ、に
より偶数送信パルスにより得られる受信ビデオ信号を量
子化してメモリ１４の偶数アドレス０，２，４．・・・
に偶数データを書き込み、奇数送信パルス１，３，５．
・・・により得られた受信ビデオ信号は、サンプルクロ
ックφ、によシ量子化されてメモ＋７１４の奇数アドレ
スに順次書き込まれ、送信パルス０，１による奇数デー
タ及び偶数データの書き込みが終了すると、メモ１Ｊｉ
４よりデータの読み出しが開始され、この動作を繰り返
すようになる。

次に、第６図のタイムチャートを参照して偶数送信パル
スにより得られた受信ビデオ信号のメモリ１４の偶数ア
ドレスに対する書き込み動作を詳細に説明する。

すなわち、偶数送信パルスにより得られた受信ビデオ信
号は、信号選択回路工２よりのサンプルクロックφ、の
立ち上りに同期して振幅値り。、Ｄ、。

Ｄ、　、　Ｄ、　、・・・をもつ受信ビデオ信号がデジ
タルデータに変換され、アドレス選択回路１６によるメ
モリ１４の偶数アドレスの設定によシデータＤ。。

Ｄ２．Ｄ４．Ｄ、　、・・・とじて書き込まれる。この
ようにメモリ１４の偶数アドレスに偶数データＤ。、Ｄ
よ。

Ｄ４．　Ｄ、　、・・・を書き込む為の書き込みアドレ
スの設定は、第７図に示すアドレスカウンタにより行な
われる。

第７図において、２２は例えばＪＫフリップフロップで
あシ、偶数送信パルスに同期した外部よりの選択制御信
号をリセット信号として入力し、このリセットによりＪ
Ｋフリップフロップ２２の出力Ｑ＝０とし、その出力Ａ
。は常に０　となる。

一方、２０は４桁の２進カウンタであシ、信号選択回路
１２で選択されたサンプルクロックφ１がクロック信号
として供給され、その出力端子Ａ１〜Ａ４にｔＩ数デー
タを出力する。

この第７図に示す、アドレスカウンタの出力Ａ。

〜Ａ４は次表−１のようになる。

表　　−１次に、奇数送信パルスにより得られた受信ビデオ信号の
記憶を第８図のタイムチャートを参照して詳細に説明す
る。

奇数送信パルスにより得られた受信ビデオ信号は、信号
選択回路１２よ多出力されるサンプルクロックφ、の立
ち上りに同期したり、　、Ｄ、　、Ｄ、　、Ｄ７゜−・
・の振幅を持つ受信ビデオ信号が〜を変換器１０でデジ
タルデータに変換され、メモリ１４の奇数アドレス１，
３，５，７．・・・に奇数データＤ、　、Ｄ、　。

Ｄ！ｌ　、　Ｄ７．・・・として書き込まれる。この奇
数データＤ、　、Ｄ、　、Ｄ、　、Ｄ７．　　・・・を
書き込む為の奇数アドレスの設定は、第９図に示すアド
レスカウンタによシ行なわれる。すなわち、奇数送信パ
ルスに同期した外部よシの選択制御信号をＪＫフリップ
フロップ２２にセット信号として供給し、その出力Ａ。

を常に　１”とし、又２進カウンタ２０に対し信号選択
回路１２よりサンプルクロックφ、をクロク信号として
供給することによシ計数出力Ａ１〜Ａ４を得、このアド
レスカウンタＡ。−Ａ４の出力は、次表−２のようにな
ることから、メモリ１４の奇数アドレスを書き込みアド
レスとして設定するようになる。

表　　−２更に、送信パルスの２周期、すなわち、偶数送信パルス
と奇数送信パルスのそれぞれによシ得られた偶数データ
Ｄ。＋　Ｄ’ｌ　＋　Ｄ４　＋　　・・・及び、奇数ブ
タ１）、　、Ｄ３．Ｄ、、・・・が書き込まれたメモリ
１４よシのデータ読み出しは、アドレス選択回路１６に
設けている第１０図に示す読み出しアドレスを設定する
為のアドレスカウンタのアドレス設定により読み出され
る。

第１０図において、２４は２進カウンタ、２６はＪＫフ
リップフロッグでｓｂ、メモリ１４に順次偶数データ及
び、奇数データの書き込みが終了すると、第１０図のア
ドレスカウンタによる読み出しアドレスの設定によりメ
モリ１４の書き込みデータが一括して読み出される。す
かわち、第１０図のアドレスカウンタにおいて、読み出
しクロック信号は、ＪＫフリップフロップ２６のクロッ
ク端子ＣＫに印加され、Ｊ、に端子のそれぞれを電源電
圧十ＶＣｃにプルアップしている為、ＪＫフリップフロ
ップ２６は２進カウンタとして動作し、ＪＫフリップフ
ロップ２６の出力Ｑをカウンタ２４に印加することによ
り、その合成出力Ａ。−Ａ、は次表−３に示すように、
通常の２進カウンタによる計数出力となる。

表　　−３従って、メモリ１４よりのデータ読み出しは、読み出し
アドレス０，１，２，３，４，５．・・・番地を順次指
定することとなり、その結果、偶数送信パルス及び、奇
数送信パルスのそれぞれによシ得られた奇数及び偶数デ
ータがアドレス順にＤｏ。

Ｄ、　、　Ｄ、　、　Ｄ、　、　Ｄ、・・・として読み
出されることと々シ、その結果、メモリ１４よりのデー
タ読み出しは、見かけ上サンプルクロックφ、０２倍の
周波数を持つクロックで量子化された情報を読み出した
ことと等価に々る。このようにしてメモリ１４より一括
して読み出されたデータを表示器に供給してＰＰＩ掃引
により表示したとすると、サンプルクロックφ１の２倍
の周波数を持って受信ビデオ信号を八り変換器１０で量
子化した場合と同じ距離分解能を持つ細かい画像が得ら
ルることになる。

第１１図は本発明の他の実施例を示したブロック図であ
シ、この実施例は記憶手段としてのメモリを２組設け、
一方のメモリにデータを書き込んでいる時に同時に他方
のメモリから情報を読み出すようにし、とれを交互に切
り換えて繰り返すことによシ送侶繰り返し周期の大部分
を掃引時間に利用できることを可能とし、ＣＲＴ表示器
の表示面に対するビーム照射時間を七分に長くとシビデ
オ信号の表示輝度を向上させるようにしたことを特徴と
する。

すなわち、一般にＣＲＴの螢光面へのビーム照対時間が
長くとれる場合には、低速発光で残光性の長い螢光材が
使用でき、ビーム照射に基づく発光輝度と残光時間中に
於ける残光輝度の総和として表示輝度が与えられるため
、ビーム照射時間を長くすることで映像信号の表示輝度
を向上できる。

例えばレーダ装置に於いて距離レンジを０．２５海里と
した時の実時間としての受信期間は約３．１μＢであり
、掃引繰り返し周期を２　ＩＧ（ｚとした場合には３０
０〜４００μｓのビーム照射時間を容易に取ることがで
きるので、メモリを２組設けて送信周期毎にデータの読
み出し表示を行なうことによる表示輝度の増加が実現さ
れる。

そこで第１１図の実施例について、まず構成を説明する
と、１０は性変換器であり、表示用掃引周波数の２倍の
送信縁シ返し周波数を持つ送信パルスにより得られる受
信ビデオ信号をクロック選択回路１２よりのサンプルク
ロックφ１又はφ２によりデジタルデータに量子化して
出力する。〜を変換器１０の出力には切換スイッチｓ１
を介して２組のメモリ１４Ａ、１４Ｂが設けられ、各メ
モリ１４Ａ、１４Ｂについてはアドレス選択回路１６Ａ
。

１６Ｂを設けており、各アドレス選択回路１６Ａ。

１６Ｂに対してはクロック選択回路１２より切換スイン
′ｆ−８，を介してサンプルクロックφ、又はφ２でな
る書込クロック信号が与えられている。

更にメモリ１４Ａ、１４Ｂの読み出し出力は、切換スイ
ンｆＳ、を介してＤ／Ａ変換器１８に与えられておシ、
又、アドレス選択回路１６Ａ、１６Ｂに対しては切換ス
イッチＳ４を介して読出クロック信号が与えられている
。

ここで切換スイッチＳｒ　、　Ｓ２とＳｓ　、　Ｓ４の
それぞれは連動して切換動作する切換スイッチであり、
切換スイッチＳ、　、　Ｓ、が図示のように切換接点ａ
側に切換わっている時、切換スインｆＳ３．Ｓ４は反対
側の切換接点す側に切換わっておシ、その結果、図示の
状態でメモリ１４Ａに対するデータ書込みが選択され、
一方、メモＩＪ　１４　Ｂはデータ読出しの選択状態と
なる。

又、切換スイッチＳ、　、　Ｓ、とＳ、　、　Ｓ、の切
換作動は、例えばフリップフロップＦ。及びＦ、を送信
パルスにより第１２図のタイムチャートに示すように２
進カウンタとして動作させ、フリップフロップＦ、の出
力が０”の時、第１１図のように切換スイッチＳ、　、
　Ｓ、をａ側に切換え、同時に切換スイッチＳ、、Ｓ４
をｂ側に切換えてメモリ１４Ａを書込み、メモリ１４Ｂ
を読出しとし、次いでフリップフロップＦ１の出力が１
″の時、切換スイッチｓ、　、　Ｓ２をｂ側に切換え、
同時に切換スイッチＳ３＋８４をａ側に切換えることで
メモリ１４Ａを読出し、メモＩＪ　１４　Ｂを書込みと
する切換えを繰シ返すようにする。

尚、第１１図におけるアドレス選択回路１６Ａ。

１６Ｂのそれぞれは、第４図の実施例に示したアドレス
選択回路１６と同様に第７．９．１０図に示す偶数書込
みアドレスカウンタ、奇数書込みアドレスカウンタ及び
読出しアドレスカウンタのそれぞれを内蔵している。

次に第１１図の実施例の動作を第１２図のタイムチャー
トを参照して説明する。

まず説明の都合上送信パルスの０　、１　、２　、３゜
についての周期をＴ。、　Ｔ、　、　Ｔ、及びＴ３とす
ると、最初の偶数送信パルスＴｏによるフリップフロッ
プＦ、の出力０パで切換スイッチＳ、、Ｓ２はａ側に切
換わり、切換スイッチＳ、　、　Ｓ４はｂ側に切換わり
、Ａ／Ｄ変換器１０の出力は切換スイッチＳ１を介して
メモリ１４Ａに接続され、又、メモリ１４Ｂの出力は切
換スイッチＳ、を介してＩ）／Ａ変換器１８に接続され
、更にクロック選択回路１２の出力は切換スイッチＳｔ
を介してアドレス選択回路１６Ａに接続され、又、読出
しクロック信号は切換スイッチＳ４を介してアドレス選
択回路１６Ｂに与えられる。

その結果、偶数送信パルスに同期した外部よシの選択、
制卸信号によシクロツク選択回路１２はサンプルクロッ
クφ１をＡ／Ｄ変換器１０に出力するとともに切換スイ
ッチＳ２を介してサンプルクロックφ１を書込みクロッ
ク信号としてアドレス選択回路１６Ａに出力し、これに
よって０番目の送信パルスによシ得られた受信ビデオ信
号はへ小変換器１０でデジタルデータに量子化されたの
ち、アドレス選択回路１６Ａによる偶数アドレスの設定
によりメモリ１４Ａの偶数アドレスに順次書込まれる。

同時に読出しクロック信号を切換スイッチＳ４を介して
受けだアドレス選択回路１６Ｂがメモリ１４Ｂの読出し
アドレスを順次設定し、０番目の送信パルス以前にすで
にメモＩＪ　ｌ　４　Ｂに書込まれているデータを切換
スイッチＳ３を介してＩ）／Ａ変換器１８に読出し、”
／Ａ変換器よシ量子化ビデオ信号としてＰＰＩ表示器に
出力する。

次に１番目の奇数送信パルスが出力されると、クロック
選択回路１２はサンプルクロックφ２の出力に切換わり
、１番目の奇数送信パルスにより得られた受信ビデオ信
号をアドレス選択回路１６Ａによる奇数アドレスの設定
によりメモリ１４Ａの奇数アドレスに書込む。

このようなメモリ１４Ａの奇数アドレスに対する電子化
データの書込み中に於いてもメモ１Ｊ１４Ｂよりのデー
タ読出しは継続されている。

次に２番目の偶数送信パルスが出力されるとフリツプフ
ロツクＦ、の出力が１”に反転し、その結果切換スイッ
チＳ、　、　Ｓ、がｂ側に切換わシ、又、切換スイッチ
Ｓｓ　、　Ｓ４がａ側に切換わる。

従って、２番目の偶数送信パルスによシ得られた受信ビ
デオ信号は切換スイッチＳ１を介してメモリ１４Ｂに与
えられ、クロック選択回路１２よりのサンプルクロック
φ、が切換スイッチＳ２　を介してアドレス選択回路１
６Ｂに与えられていることからメモリ１４Ｂの偶数アド
レスが書込みアドレスとして設定され、２番目の偶数送
信パルスにより得られた量子化データはメモＩＪ　１４
　Ｂの偶数アドレスに書込まれる。

三方、メモリ１４Ｂに対するデータ書込みと同時に切換
スイッチＳ、を介してアドレス選択回路１６Ａに読出し
クロック信号が与えられ、Ｔｏ及びＴ、の周期を通じて
メモリ１４Ａに書込まれたデータが切換スイッチＳ３を
介して巧つ、変換器１８に読出され、職変換器より量子
化ビデオ信号としてＰＰＩ表示器に出力される。続いて
第３番目の奇数送信パルスが出力されると、クロック選
択回路１２はサンプルクロックφ２の出力に切換わり、
アドレス選択回路１６Ｂはメモリ１４Ｂの奇数アドレス
を書込みアドレスとして設定し、第３番目の奇数送信パ
ルスによシ得られた量子化ビデオ信号を書込む。

勿論、メモリ１４Ｂの奇数アドレスに対するデータ書込
み中に於いても、メモリ１４Ａよ）のデータ読出しは継
続されている。

以下同様に送信周期Ｔ。−Ｔ、に対応したメモリ１４Ａ
と１４Ｂのデータ書込み及び読出しが交互に繰り返され
るようになり、送信パルスの繰り返し周期の２倍となる
表示用掃引周期の大部分を読出しデータの掃引時間に利
用できることがらＰＰＩ表示器における量子化ビデオを
高輝度表示することができる。

第１３図は、本発明の他の実施例を示したブロック図で
あり、この実施例はコスト的に安価な低速記憶素子をメ
モリに使用できるようにしたことを特徴とする。

すなわち、一般に受信ビデオ信号を冒速で標本化してメ
モリに記憶させる場合、コスト的に安価なＭＯＳメモリ
では応答速度に制限がちシ、受信ビデオ信号の梃子化速
度に追従した書込み及び読出し作動ができない。

勿論、高速のメモリ素子としてはＥＣＬ等が存在するが
、コスト的に高価であると共にＴＴＬからの信号レベル
の変換を必要とし、回路構成が複雑となる。

そこで第１３図の実施例では多相サンプルクロックの高
速標本化に対し、低速の記憶素子の使用を可能にして記
憶装置としてのコストの大幅な低減を図るものである。

まず、第１３図に於ける基本的な考え方は２相サンプル
クロツクによる高速標本化で得られた時系列の直列デー
タ信号を並列データ信号に変換して低速のメモリに記憶
させることで書込み速度を低下させ、次に記憶されたデ
ータを読出し再生して元の時系列となる直列データに変
換することによシ高速標本化で得られたデータの低速記
憶素丘による書込み読出しを可能とするものである。

そこで第１３図の実施例の構成を説明すると、１０は受
信ビデオ信号をデジタルデータに変換するＡ／Ｄ変換器
であり、クロック選択回路１２よりのサンプルクロック
φ１又はφ、によシ受信ビデオ信号を標本化して時系列
となる直列データ信号として出力する。Ａ／ｐ変換器１
０の出力にはラッチ回路３０が設けられ、ラッチ回路３
０の出力はラッチ回路３２及び３６のそれぞれに与えら
れ、又、ラッチ回路３２の出力はラッチ回路３４に与え
られており、ラッチ回路３４．　、３６の出力はデータ
切換器４０を介してメモリー４Ａ、１４Ｂに与えられる
。

勿論、メモリー４Ａ、１４ＢはＭＯＳメモリ等の低速メ
モリを使用している。

一方、ラッチ回路３０．３２のラッチ動作はクロック選
択回路１２よりのサンプルクロックφ、又はφ、により
行なわれておシ、一方、ラッチ回路３４゜３６のラッテ
動作はラッチ選択回路３８よシのラッチパルスＬ、又は
Ｌ２で行なわれ、このラッチパルスＬ、　、　Ｌ２はサ
ンプルクロックφ０．φ、に対し、１８００位相遅れを
もち且つサンプルクロックφ１゜φ２のｊの周波数に設
定されている。

メモリ］、　４　Ａ　、　１４　Ｂに対しては、アドレ
ス選択回路１６Ａ、１６Ｂが個別に設けられ、アドレス
選択回路１６Ａは偶数送信パルスに同期してメモリ１４
Ａの偶数アドレスを書込みアドレスと１７て設定し、又
、奇数送信パルスに同期してメモリ１４Ａの奇数アドレ
スを書込みアドレスとして設定する。

一方、アドレス選択回路１６Ｂはアドレス選択回路１６
Ａと逆に偶数送信パルスに同期してメモリ１４Ｂの奇数
アドレスを書込みアドレスとして設定し、又、奇数送信
パルスに同期してメモリ１４Ｂの偶数アドレスを書込み
アドレスとして設定するように構成している。

メモリ１４Ａ、１４Ｂの出力はデータ切換器４２に与え
られ、データ切換器４２には外部よりメモＩＪ　１４　
Ａ出力選択信号とメモリ１４Ｂ出力選択信号が与えられ
ており、メモＩＪ　１４　Ａ　、　１４　Ｂに順次、偶
数送信パルス及び奇数送信パルスに基づく受信データの
書込みが終了した後のデータ読出しに対し、メモリー４
Ａと１４Ｂの読出し出力を交互に切り換えて読出された
並列データを元の直列データに変換して肱変換器１８に
出力するようにしている。

次に第１３図の実施例の動作を説明する。

まず、偶数送信パルスによシ得られた受信ビデオ信号の
標本化による記憶を第１４図のタイムチャートを参照し
て説明する。

偶数送信パルスに同期したクロック選択制御信号により
クロック選択回路１２におけるサンプルクロックφ、及
びラッテ選択回路３８におけるラッチパルスＬＬ（サン
プルクロックφ１に対し、１８０の位相遅れをもち且つ
↓の周波数）が選択出力され、偶数送信パルスによる受
信ビデオ信号はサンプルクロックφ１の立上がりに対応
した振幅り。、Ｄ２゜Ｄ４　、　Ｄｏ・・・の信号レベ
ルかめ変換器ｌＯにより時系列的な直列データに変換さ
れてラッチ回路３０に出力される。

この直列データ信号はサンプルクロックφ、によるラッ
チ回路３０．３２に順次ラッチされ、続いてラッチ選択
回路３８よりのラッチパルスＬＩＫよるラッチ回路３４
．３６の作動でラッチ回路３２よりの最初のデータＤ。

はラツ矩路３４にラッチされ、同時に２番目のデータと
なるり、はラッテ回路３６にラッテされ、各ラッチデー
タＤ。、Ｄ、は並列的にデータ切換器４０に与えられる
。

データ切換器４２は外部より制御信号が与えられており
、まずラッチ回路３４よりのラッチデータＤ。をメモリ
１４Ａに供給し、次いでラッチ回路３６よシのラッチデ
ータＤ、をメモリ１４Ｂに供給する。

一方、アドレス選択回路１６Ａ、１６Ｂのそれぞれはサ
ンプルクロックφ１でなる書込みクロック信号、及び偶
数送信パルスに基づいた書込みアドレス制御信号が与え
られており、アドレス選択回路１６Ａはメモリ１４Ａの
偶数アドレス０，２゜４・・・番地を書込みアドレスと
して順次設定し、一方、アドレス選択回路１６Ｂはメモ
ＩＪ　１４　Ｂの奇数アドレス１，３．５・・・番地を
順次書込みアドレスとして設定する。

その結果、データ切換器４０よりのメモリ１４Ａに対す
る最初のラッチデータＤ。はメモリ１４Ａの０番地に書
込まれ、続いてデータ切換器４ｏより出力するラッテデ
ータＤ、はメモリ１４Ｂの１番地に書込まれる。

以下性変換器ｌＯよシ時系列的に出力される偶数データ
Ｄ４．　Ｄ６．　Ｄ、、・・・についても同様に並列デ
ータに変換した後にメモリ１４Ａ、１４Ｂのそれぞれに
書込まれる。

次に奇数送信パルスによシ得られた受信ビデオ信号の量
子化による記憶を第１５図のタイムチャートを参照して
説明する。

奇数送信パルスによりクロック選択回路１２でサンプル
クロックφ２が選択され、又ラッテ選択回路３８でラッ
チパルスＬ、が選択される。

偶数送信パルスによυ得られた受信ビデオ信号はサンプ
ルクロックφ、の立上がりに同期した振幅Ｄ＋　、Ｄ３
　、Ｄ！ｌ　、Ｄｙ・・・のそれぞれが〜生変換器１０
で時系列的な直列データＤ、　、Ｄ３．Ｄ、　、Ｄ７・
・・に変換され、サンプルクロックφ２によるラッチ回
路３０．３２の作動で逐次ラッチされ、次いでラッチパ
ルスＬ２によるラッチ回路３４．３６の作動で最初のデ
ータＤ、はラッテ回路３４でラッテされ、同時に２番目
のデータＤ３がラッチ回路３６にラッチされ、各ラッチ
データＤ、、Ｄ、は並列的にデータ切換器４０に与えら
れる。

一方、アドレス選択回路１６Ａ、１６Ｂはサンプルクロ
ックφ２による書込みクロック信号、及び奇数送信パル
スに基づいた書込みアドレス制御信号によりメモＩＪ　
１４　Ａ　、　１４　Ｂに対する書込みアドレスを設定
している。

すなわち、第１４図に示した偶数送信パルスの場合とは
逆に、アドレス選択回路１６Ｂがメモリ１４Ｂに於ける
偶数アドレス０，２．４・・・番地を順次指定し、一方
、アドレス選択回路１６Ａはメモリ１４Ａに於ける奇数
アドレス１，３，５．・・・番地を順次指定しており、
その結果、データ切換器４０よりのラッテデータＤ、か
まずメモリ１４Ｂの０番地に書込まれ、続いてデータ切
換器４ｏよりのラッチデータＤ、がメモリ１４Ａの１番
地に書込まれる。以下同様にＡ／′ｉ）変換器１０より
直列的に出力されたデータＤ、　、　Ｄ７．・・・は順
次メモ１Ｊ１４Ｂ。

１４Ａに交互に書込まれる。

このように順次偶数送信パルス及び奇数送信パルスによ
り得られた受信ビデオ信号の並列データへの変換による
メモリ１４Ａ、１４Ｂへの書込みが終了すると、アドレ
ス選択回路１４Ａ、１．４Ｂに読出しクロック信号が供
給され、メモリ１４Ａ。

１４Ｂの記憶データの読出しが打力われる。

このメモリ１４Ａ、１４Ｂよりのデータ読出しは第１６
図のタイムチャートに示すように、アドレス選択回路１
６Ａ、１６Ｂによ多並列的にメモリ１．４　Ａ　、　１
．４　Ｂの読出しアドレス０，１，２゜４．５−・番地
が指定され、メモＩＪ　１４　Ａよりは記憶データＤ。

、　Ｄ、　、　Ｄ４・・・が順次読出され、同時にメモ
リ１４ＢからはデータＤ、　、Ｄ２．　Ｄ、・・・が順
次読出される。

この時、データ切換器４２にはメモリ１４Ａ。

１４Ｂの読出し周期に対応し、且つ位相が１８０゜異な
ったメモ１Ｊ１４Ａ、１４Ｂ出力選択信号が印加されて
おり、まずメモリ１４Ａの読出し出力が選択されてＤ／
Ａ変換器１８に読出され、データＤ。

が出力され、続いてメモリ１４Ｂの出力が選択されてメ
モリ１４Ｂよりの読出しデータＤ、、Ｄ、が順次”／Ａ
　ｖ換器１８に出力され、次いで再びメモ！Ｊ　１４Ａ
の出力が選択されて読出しデータＤ、、Ｄ４が順次見ろ
、変換器１８に出力され、このようなデータ切換器４２
によるメモリ出力の選択によりメモＩＪ　１４．　Ａ　
、　１４　Ｂから並列的に読出された記憶データは、Ａ
／Ｄ変換器１０よりの量子化による時系列直列データと
同じり。＋　ｎ、　＋　Ｄ２　ｒ・・・と々る直列デー
タに変換され、”／Ａ変換器１８で量子化ビデオ信号に
変換され、ＰＰＩ表示器に画像表示される。

このように第１３図の実施例では量子化された時系列の
直列データをラッチ回路３０〜３６で並列データに変換
してそれぞれメモリー４Ａ、１４Ｂに書込んでいるため
、メモリに対する書込み速度は量子化速度の１となシ、
又、データ読出しについても書込み速度と同じ量子化速
度の↓となる速度で並列的に読出して直列データに変換
することで２相クロツクによる時系列の直列データと同
じ速度でデータ読出しを行なうことができ、その結果Ｍ
ＯＳメモリ等のコスト的に安価な低速メモリの使用を可
能にしてコストの大幅な低減を可能にしている。

尚上記の実施例はレーダ装置の受信信号を２相クロツク
により標本化して記憶し、この記憶データの読出しによ
り表示させる場合を例に取るものであったが、本発明は
これに限定されず、超音波探傷機、超音波診断装置、光
レーダ等のようにパルス的なエネルギーを周期的に送信
して得られる受信信号を量子化して記憶し、記憶後に表
示もしくは信号処理する適宜の装置についてそのまま適
用することができる。

又、上記の実施例では表示用の掃引繰り返し周波数に対
し、２倍の送信繰り返し周波数を設定して２相クロツク
によシ受信信号を標本化する場合を例に取るものであっ
たが、本発明はこれに限定されず、メモリの書込み及び
読出し速度に対応して送信繰り返し周波数を３倍、４倍
・−・に高め、３相、４相クロツク・・・により受信信
号を標本化してメモリに記憶し、多相タロツクの総数に
対応したデータ書込み終了後に一括して記憶データを再
生読出しするようにしてもよい。

以上説明してきたように、本発明によれば、掃引表示等
の受信信号処理周期より短い周期で送信したパルスエネ
ルギーにより時系列的に得られる受信信号を標本化して
記憶再生する信号記憶装置において、受信信号処理の周
期内となる送信周期の数に対応した相数の位相の異なる
多相サンプルクロックにより受信信号を逐次標本化し、
各多相サンプルクロックの各々に対応して予め定めた書
込みアドレスの指定により逐次得られる標本化信号を記
憶手段に書込み、多相サンプルクロックの相数に応じた
標本化信号の書込み終了後に読出しアドレスを指定して
記憶した標本化信号を一括して読・出すようにしたため
、従来装置のように〜重度換器を用いた標本化回路を２
系列以上設けなくとも単一の標本化回路によシ標本化系
統を複数系列設けた場合と同等の標本化データを記憶し
て再生することができ、例えばレーダ装置において最小
距離レンジを選択した時の物標表示における距離分解能
をコストの増加を招ねくことなく高めることができる。

又、多相サンプルクロックにより量子化されたデータの
書込みと読出しを交互に行なう２組のメモリを設けるこ
とにより、データ書込み時間とデータ読出し時間で定ま
る記憶装置のデータ記憶再生周期の大部分を受信データ
の表示処理に用いる表示用掃引時間に割り当てることが
でき、その結果、ＰＰＩ表示器における表示輝度を大幅
に向上させることができる。

更に多相サンプルクロックによシ時系列的に得られた直
列データを並列データに変換してメモリに書込み、書込
み終了後に並列的に読出して再び直列データに変換して
再生することにより、メモリに対する書込み及び読出し
速度を下げ、これによってＭＯＳメモリ等のコスト的に
安価な記憶素子の使用を可能とし、装置コストを大幅に
低減することのできる経済性に優れた信号記憶装置を実
現することができるという効果も得られる。

【図面の簡単な説明】

第１図は従来装置の一例を示したブロック図、第２図は
第１図の従来例における２相クロツクによる標本化を示
したタイムチャート図、第３図は第１図の従来例による
データ書込みと読出しを示したタイムチャート図、第４
図は本発明の一実施例を示しだブロック図、第５図は第
４図の実施例による記憶再生を示したタイムチャート図
、第６図は第４図の実施例における偶数送信パルスによ
るデータ書込みを示したタイムチャート図、第７図はメ
モリの偶数アドレスカウンタの一例を示した回路図、第
８図は第４図の実施例における奇数送信パルスによるデ
ータ書込みを示したタイムチャート図、第９図はメモリ
の奇数アドレスカウンタの一例を示した回路図、第１０
図はメモリ書込みアドレスを指定するアドレスカウンタ
の一例ヲ示した回路図、第１１図はメモリを２組用いて
表示輝度を向上させる本発明の他の実施例を示したブロ
ック図、第１２図り第１１図の実施例の動作を示したタ
イムチャート図、第１３図は標本化直列データを並列デ
ータに変換して記憶し、記憶再生後に再び直列データに
変換して出力する低速メモリの使用を可能にする本発明
の他の実施例を示したブロック図、第１４図は第１３図
の実施例における偶数送信パルスによる書込み動作を示
したタイムチャート図、第１５図は同じく奇数送信パル
スによる書込み動作を示したタイムチャート図、第１６
図は同じくデータ読出し動作を示したタイムチャート図
である。１０・・・Ａ／Ｄ変換器　　　１２・・・クロック選択
回路１４．１４Ａ、１４Ｂ・・・メモリ１６．１６Ａ、１６Ｂ・・・アドレス選択回路１８・・
”／Ａ変換器　　２０．２４・・カウンタ２２．２６・
・・ＪＫフリップフロップ３０．３２，３４．３６・・
−ラッチ回路４０．４２・・・データ切換器８１〜Ｓ４・・・切換スイッチ　３８・・・ラッチ選択
回路特許出願人　株式会社東京計器代理人　弁理士　竹　　内　　　　進 −璃ぜυト←

Claims

【特許請求の範囲】

（１）掃引表示等の受信信号処理周期より短かい周期で
送信したパルスエネルギにより時系列的に得られる受信
信号を標本化して記憶再生する信号記憶装置に於いて、前記受信信号処理の周期内における送信周期の数に対応
した相数の位相の異るサンプルクロックを送信周期に対
応して順次発生する多相サンプルクロック発生手段と、該多相サンプルクロック発生手段より順次出力する多相
サンプルクロックによ郵前記受信信号を逐次標本化して
出力する標本化手段と、該標本化手段の標本化信号を多
相サンプルクロックの各々に対応して予め定めたアドレ
スの選択指定により順次書込み、多相サンプルクロック
の相数に応じた標本化信号の書込み終了後に読出しアド
レスの選択指定により一括して標本化信号を読出す記憶
手段とを設けたことを特徴とする信号記憶装置。
（２）前記記憶手段は、多相サンプルクロックに基づい
た標本化信号の書込みと書込み終了後における標本化信
号の読出しを送信周期毎に交互に行なう２組の記憶器を
備えて成る特許請求の範囲第１項記載の信号記憶装置。
（３）　　前記記憶手段は、多相サンプルクロックに同
期して直列的に得られた標本化信号を並列信号に変換し
て記憶し、該記憶終了後に再生した並列信号を直列信号
に変換して出力する信号変換手段を備えた特許請求の範
囲第１項記載の信号記憶装置。