JPS62147380A - デジタルレ−ダシステムのメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、トリガ周期毎に得られたビデオデータを−Ｈ
スキャンメモリに占込んでから低速で読出して表示する
デジタルレーダシステムのメモリ制御装置に関する。

（従来技術） 従来、この種のデジタルレーダシステムにおっては、短
距離レンジにおける表示輝度を向上するため、トリガ周
期毎に得られるビデオ信号を一定周期のサンプリングク
ロックによりデジタルデータに変換した後にリアルタイ
ムでスキャンメモリに書込み、この書込み後にゆっくり
と読出して表示するようにしている。

第３図は従来システムの一例を示したもので、レーグア
ンテナ１の回転による送受信で送受信回路２から得られ
たビデオ信号をＡ／Ｄ変換器３で一定周期のサンプリン
グクロックに同期してデジタルデータに変換し、切換ス
イッチ４を介して書込モードにあるスキャンメモリ５ａ
にサンプリングクロツタに同期した書込アドレス発生回
路６からのアドレス指定によりリアルタイムで書込む。

一方、切換スッチ６を介して読出しモードにあるバッフ
７メモリ５ｂには前周期のビデオデータがすでに書込ま
れていることから、続出アドレス発生回路９から分周器
８の分周パルスに同期した読出しアドレスの指定で記憶
データをゆっくりと読出し、Ｄ／Ａ変巣器１０でアナロ
グ信号に変換した後にＣＲＴディスプレイ１１にＰＰＩ
表示するようにしている。尚、切換スイッチ４．４ａ、
４ｂ、６はトリガ信号同期して切換られる。

また、ＣＲＴディスプレイ１１に対する棒引信号につい
ては、アンテナ回転角検出器１２の検出角度信号θをス
イープデジタル処理回路１３でアンテナ角度θに応じた
正弦（ｓｉｎθ）および余弦（ＣＯＳθ）のデジタルデ
ータに変換し、デジタル積分回路１４で分周器８からの
分周パルスに同期したデジタル積分で低速読出し動作に
同期したＸ軸デジタル１吊引データ及びＹ軸デジタル掃
引データを発生し、掃引回路１５でアナログ電圧信号に
変換した後にＣＲＴディスプレイ１１の直交偏向コイル
に偏向電流を供給するようにしている。

尚、１６はオフセンタ設定回路であり、デジタル積分回
路１４の初期値ｘｏ、ｙｏを変更することで掃引開始点
を移動できるようにしている。

（発明が解決しようとする問題点） しかしながら、このような従来のデジタルレーダシステ
ムにおけるスキャンメモリの制御方式にあっては、トリ
ガ周期に同期して２台のスキャンメモリのうちの一方に
リアルタイムでビデオデータを書込み、次のトリガ周期
て読出モードに切換えてゆっくり読出す方式としていた
ため、ＣＲ１７デイスプレイに表示されるレーダ映像は
１スキャン分の時間遅れをもつこととなり、また２台の
スキャンメモリ及びその書込／読出を切換える制御回路
を必要とすることから回路構成が複雑化し、コストアッ
プになるという問題点があった。

（問題点を解決するための手段） 本発明は、このような従来の問題点に鑑みてなされたも
ので、１スキャン分の時間遅れを、もつことなくトリガ
周期毎にリアルタイムで書込んだビデオ情報を同じトリ
ガ周期内でゆっくり読出して表示できるようにしたデジ
タルレーダシステムのメモリ制御装置を提供することを
目的とする。

この目的を達成するため本発明にあっては、ビデオ信号
のデジタル変換に使用しているサンプリングクロックに
同期してビデオデータをリアルタイムで単一のスキャン
メモリに書込むと共に、書込タイミングと続出タイミン
グの重複を避けるためにサンプリングクロックに基づく
分周パルスを作り出し、この分周パルスに同期して書込
みと並行して同時に同じスキャンメモリから記憶データ
を読出して表示させるようにしたものである。

（実施例〉 第１図は本発明の一実施例を示したブロック図でおる。

まず構成を説明すると、３はＡ／Ｄ変換器で必り、距離
レンジに応じて定まる周波数のサンプリングクロックを
受け、送受信回路から供給されたビデオ信号を所定ビッ
ト数のデジタルデータに変換して出力する。２０はＲＡ
Ｍを用いたスキャンメモリであり、ＣＲＴディスプレイ
の荒型表示画面における１スキャン分の表示距離に対応
した数のデータを記憶する配慮容量を少なくとも有し、
更にオフセンタ表示を考慮した容量を備える。１０（ま
スキャンメモリ２０から読出されたビデオデータをアナ
ログ信号に変換して、ＣＲＴディスプレイにビデオ信号
として供給するり、／Ａ変換器である。尚、Ａ／Ｄ変換
器３の前段並びにＤ／Ａ変換器１０の後段のビデオ系回
路、更にアンテナ回転角に基づいて棒引信号を作り出す
掃引回路系は、第３図の従来例と同じになる。また、ア
ンテナ回転角に基づいて掃引信号をデジタルα理により
発生する装置としては、例えば本案出願人が既に提案し
ている特開昭６０−４８７６号公報のものを使用するこ
とができる。

一方、スキャンメモリ２０に対するＡ／Ｄ変換器３から
得られたビデオデータの書込みは、書込制御回路２１と
書込アドレス発生回路２２による書込制御のちとに行な
われる。即ち、書込制御回路２１及び書込アドレス発生
回路２２に対しては、サンプリングクロックが書込タイ
ミングを与えるクロック信号として供給されており、ま
ず書込制御回路２１はサンプリングクロックの立下がり
に同期してスキャンメモリ２０に書込制御を掛ける。

また、書込アドレス発生回路２２は同じくサンプリング
クロックの立下がりに同期して順次増加する書込アドレ
スを発生し、書込制御回路２１により書込モードにある
スキャンメモリ２０の書込アドレスを指定する。

このためスキャンメモリ２０に対しては、サンプリング
クロックに同期したＡ／Ｄ変換器３からのビデオデータ
がリアルタイムで書込まれるようになる。

次にスキャンメモリ２０からの記憶データの読出しは、
分周回路２３、続出制御回路２４及び読出アドレス発生
回路２５により行なわれる。

まず分周回路２３は、サンプリングクロックを所定の分
周比をもって分周した分周パルスを作り出しており、こ
の分周パルスに基づいた続出制御回路２４及び続出アド
レス発生回路２５のタイミング制御でスキャンメモリ２
０の書込動作との組視を回避するようにしている。

即ち、第２図のタイミングチャートに示すように、例え
ばサンプリングクロックを４分の１に分周して得られた
分周パルスを読出しのタイミング制御に使用したとする
と、書込動作は矢印で示すようにサンプリングクロック
の立下がりに同期して行なわれており、これに対し４分
の１に分周した分周パルスの立下がりに同期して読出動
作を行なった場合、分周パルスの立下がりは基本周波数
をもったサンプリングクロックの立下がりから必すはず
れたタイミングとなり、このため分周パルスに同期した
読出動作とすることで書込動作との明視を回避すること
ができる。

このような分周回路２３の分周パルスを受けた続出制御
回路２４は、分周パルスの立下がりに同期してスキャン
メモリ２０に読出動作を掛け、そのとき読出アドレス発
生回路２５で分周パルスの立ち下かりに同期して順次発
生される続出アドレスの指定をもって、スキャンメモリ
２０の記憶データを読出す。勿論、このデータ読出しは
サンプリングクロックに同期した書込みに対し、その分
周パルスに同期した読出しとしていることから、分周比
に応じたゆっくりした速度で記・慮データを読出すよう
になる。

尚、書込アドレス発生回路２２及び続出アドレス発生回
路２５のアドレス演算は、トリガ信号が得られる毎にイ
ニシャライズされる。

次に第１図の実施例の動作を第２図のタイミングチャー
トを参照して説明する。

レーダーシステムを短距離レンジに切換えた状態で設定
距離レンジに応じた周波数により一定周期でトリ力信号
が得られ、トリガ信号に続いてＡ／″Ｄ変換器３からサ
ンプリングクロックによりデジタル変換されたビデオデ
ータがスキャンメモリ２０に順次与えられる。書込制御
回路２１はサンプリングクロックの立下がりに同期して
スキャンメモリ２０に書込制御を掛け、そのとき書込ア
ドレス発生回路２２て発生した書込アドレスの指定でビ
デオデータを記憶する。このサンプリングクロックに同
期したビデオデータの書込みは分周回路２３の分周比を
４分の１とした場合、サンプリングクロックが３つ得ら
れるまで連続して行なわれる。次に３番目と４番目のサ
ンプリングクロックの立下がりの間となるタイミングで
分周パルスが立下がり、この分周パルスの立下がりに同
期して続出制御回路２４はスキャンメモリ２０に続出制
御を掛け、そのとき続出アドレス発生回路２５により指
定されたメモリアドレスに記憶されているビデオデータ
をＤ／Ａ変換器１０に読出し、ＣＲＴディスプレイ１１
に表示させる。

この読出し後に再びサンプリングクロックが立下がると
スキャンメモリ２０の書込動作が行なわれ、分周比で定
まる所定回数の書込動作が終了すると、次の書込動作ま
での間のタイミングで分周パルスの立下がりに基づいて
スキャンメモリ２０の読出動作が行なわれ、以下これを
繰り返す。

このようなサンプリングクロックに同期した書込動作と
並行して同時に分周パルスの立下がりに同期してスキャ
ンメモリを低速で読出すことができるので、ビデオデー
タのリアルタイムの書込みと、ゆっくりした記憶データ
の読出表示を同じトリガ周期内で行なうことができ、メ
モリ制御の無駄時間を最小限に押えた高速処理をもって
短距離レンジにおける表示輝度の改善を計ることかでき
る。

尚、上記の実施例におっては、サンプリングクロックを
４分の１に分周した分周パルスに基づいて読出動作を行
なっているが本発明はこれに限定されず、トリガ周期に
おさまる範囲内で適宜の分周比をもつ分周パルスに基づ
いた低速読出を行なうようにしてもよいことは勿論でお
る。

（発明の効果） 以上説明してきたように本発明によれば、ビデオ信号の
デジタル変換に使用しているサンプリングクロックに同
期してビデオデータをリアルタイムで単一のスキャンメ
モリに書込むと共に、サンプリングクロックに基づく分
周パルスに同期して書込みと並行して同時に同じスキャ
ンメモリから記憶データを読出して表示させるようにし
たため、トリガ周期内でビデオデータのリアルタイムに
よる書込みと、表示輝度を改善するための低速読出を同
時に行なうことができ、スキャンメモリの書込／読出を
より高速化してスキャンメモリを用いたことによる遅れ
時間をほとんど生ずることなく、ビデオデータの低速続
出表示をリアルタイムで行なうことができる。

また、１台のスキャンメモリで済むことからメモリ容量
を従来装置に比べ半減することができ、２台のメモリを
従来のようにトリガ周期毎に書込みモートと読出しモー
ドに交互に切換える制御も不要でおることから、装置構
成が大幅に簡略化してコストを低減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示したブロック図、第２図
は第１図の実施例の書込／読出動作を示したタイミング
チャート、第３図は従来システムを示したブロック図で
ある。 ３：Ａ／Ｄ変換器 ’ｌ　Ｏ：　Ｄ／Ａ変換器 ２０ニスキヤンメモリ ２１：書込制御回路 ２２：書込アドレス発生回路 ２３：分周回路 ２４：続出制御回路 ２５：続出アドレス発生回路

Claims (1)

1. 【特許請求の範囲】 トリガ信号毎に得られたレーダビデオ信号を一定周期の
   サンプリングクロックによりデジタルデータに変換して
   スキャンメモリに書込んでから低速で読出して表示する
   デジタルレーダシステムに於いて、 前記サンプリングクロックに同期して前記スキャンメモ
   リにデータを順次書込む書込制御手段と、該書込制御手
   段の書込動作と並行して同時に前記サンプリングパルス
   の分周パルスに同期して前記スキャンメモリの記憶デー
   タを順次読出す読出制御手段とを備えたことを特徴とす
   るデジタルレーダシステムのメモリ制御装置。