KR200296602Y1 - 교환기의디바이스보드와디비이스제어보드간억세스충돌방지장치 - Google Patents

Abstract

본 고안은 교환 시스템 내의 디바이스 보드(Device Board)와 디바이스 제어보드 간의 통신에 관한 것으로, 특히 어드레스 충돌 현상의 발생없이 직렬 버스(Serial Bus)를 통해 해당 디바이스 보드 내의 공통 메모리(Common Memory)를 운용하도록 한 교환기의 디바이스 보드와 디바이스 제어 보드 간 억세스 충돌 방지 장치에 관한 것이다.

종래에는 디바이스 제어 보드에서 데이타 기록의 정확성을 위해 디바이스 보드 내의 DRAM을 몇 회 반복해서 기록 및 판독 동작을 수행하였으나, 본 고안에 의해 디바이스 제어 보드의 우선 억세스 시 로칼 로직부에서 CPU로 요구 신호를 알리고 침 인에이블 신호 생성부에서 신호의 구간을 조절하도록 하며, 디바이스 보드의 우선 억세스 시 DPRAM의 비지 신호에 인터페이스부를 통한 인에이블 신호와 인터럽트 신호에 의해 CPU에서 버퍼를 억세스하고 인터럽트 신호의 해제에 DPARM을 억세스하므로써, 해당 디바이스 제어 보드에 해당 DPRAM의 억세스에 대한 우선권을 주어 해당 디바이스 제어 보드의 소프트웨어적인 부담을 줄이고 해당 디바이스 보드의 동시 억세스 시의 충돌을 방지하여 시스템의 성능을 향상시킬 수 있다.

Description

교환기의 디바이스 보드와 디바이스 제어 보드 간 억세스 충돌 방지 장치

본 고안은 교환 시스템 내의 디바이스 보드(Device Board)와 디바이스 제어 보드 간의 통신에 관한 것으로, 특히 어드레스 충돌 현상의 발생없이 직렬 버스(Serial Bus)를 통해 해당 디바이스 보드 내의 공통 메모리(Common Memory)를 운용하도록 한 교환기의 디바이스 보드와 디바이스 제어 보드 간 억세스 충돌 방지 장치에 관한 것이다.

종래에는 교환기 내에의 디바이스 제어 보드와 디바이스 보드를 직렬 제어 버스 케이블(Serial Control Bus Cable)을 통해 접속시켜 줄 수 있으며, 해당 디바이스 제어 보드와 디바이스 보드 간의 억세스를 위한 구성으로, 해당 디바이스 보드 내에는 도 1에 도시된 바와 같이, 해당 직렬 버스를 통해 해당 디바이스 제어 보드와의 데이타를 인터페이싱(Interfacing)하는 인터페이스부(11)와, 해당 인터페이스부(11)를 통해 입출력되는 데이타를 저장하는 공통 메모리의 DPRAM(12)와, 제어 데이타에 따라 해당 DPRAM(12)에로의 데이타 저장 및 출력을 제어하는 로칼 로직부(Local Logic ; 13)와, 해당 DPRAM(12)과 로칼 로직부(13)를 제어하는 CPU(14)를 포함하여 이루어져 있다.

상술한 바와 같이 구성된 교환기의 동작 수행은 다음과 같은데, 먼저 도 2에 도시된 바와 같은 해당 직렬 제어 버스 케이블 상의 기본 제어 타이밍도를 참고하여 해당 디바이스 제어 보드와 디바이스 보드 간의 신호 처리 동작을 살펴 본다.

여기서, 데이타 전송 클럭(SCLK)은 1.25, 2,5 및 4(MHz)로서 해당 디바이스 제어 보드와 디바이스 보드 간의 데이타를 전송하는 클럭 신호를 말하며, 프레임 신호(FS)는 해당 디바이스 제어 보드가 해당 디바이스 보드를 억세스하기 시작함을알리는 신호를 말하며, 모드/어드레스 라인(M/A(0 ∼ 3))은 모드 정보(Mode Information)와 어드레스 비트(Address Bits)를 직렬 형태로 송수신하는 라인을 말하며, 응답 신호(RDY)는 해당 디바이스 제어 보드의 엑세스에 대한 해당 디바이스 보드의 응답 신호를 말하며, 송신 라인(TxD)은 8(Bits)의 길이로 구성되고 해당 디바이스 제어 보드에서 송출하는 송신 데이타가 실리는 직렬 라인을 말하며, 수신 라인(RxD)은 8(Bits)의 길이로 구성되고 해당 디바이스 제어 보드가 수신하는 수신 데이타를 실어주는 직렬 라인을 말한다.

또한, 해당 디바이스 제어 보드가 해당 프레임 신호(FS)를 인가하는 동안에 해당 모드/어드레스 라인(M/A(0 ∼ 3))을 통해 모드 정보(M0 ∼ 3)와 어드레스(AO ∼ 15), 그리고 더미 비트(Dummy Bits ; 10 ∼3)를 송출하게 된다. 여기서, 해당 모드 정보(M0 ∼ 3)에는 판독 모드(Read Mode), 기록 모드(Write Mode), 각종 상태(Status) 판독 모드, 사용자 정의 모드(User Define Mode) 등이 있다.

이에, 해당 디바이스 보드에서는 해당 인터페이스부(11)를 통해 해당 디바이스 제어 보드와 접속하여 해당 데이타 전송 클럭(SCLK), 프레임 신호(FS), 모드 정보, 어드레스 비트, 응답 신호(RDY), 송신 데이타, 수신 데이타 등을 인터페이스해주게 된다.

이 때, 해당 수신 데이타에서 해당 DPRAM(12)을 판독해야 하는 시간을 나타낸 판독 시간(Trd)은 해당 더미 비트가 전송되고 해당 송신 데이타가 있어야 할 시점 간의 시간 간격 동안에 이루어져야 하며, 해당 DPRAM(12)에 기록해야 하는 시간을 나타낸 기록 시간(Twr)은 해당 다음의 프레임 신호가 시작되기 전의 어느 시간에 이루어져야 한다.

그러므로, 해당 판독 시간(Trd)와 기록 시간(Twr) 간격 동안에 해당 DPRAM(12)을 억세스하는 경우에 해당 억세스 충돌 현상이 발생될 수도 있다.

그리고, 해당 인터페이스부(11)와 DPRAM(12) 간에는 좌측 어드레스 버스(L-Add)와 좌측 데이타 버스(L-D), 좌측 칩 인에이블(Chip Enable) 라인(L-CE), 좌측 판독 제어 신호 라인(L-OE), 좌측 기록 제어 신호 라인(L-WE) 및 좌측 비지 신호 라인(L-BUSY)으로 연결되어 있으며, 해당 DRAM(12)와 해당 CPU(14) 간에는 우측 어드레스 버스(R-Add), 우측 데이타 버스(R-D) 및 우측 칩 인에이블 라인(R-CE)로 연결되어 있으며, 해당 해당 DRAM(12)와 해당 로칼 로직부(13) 간에는 우측 판독 제어 신호 라인(R-OE), 우측 기록 제어 신호 라인(R-WE) 및 우측 비지 신호 라인(R-BUSY)으로 연결되어 있으며, 해당 로칼 로직부(13)와 CPU(14) 간에는 우측 칩 인에이블 라인(R-CE)와 요구 신호 라인(DSACK)으로 연결되어 있다.

여기서, 해당 로칼 로직부(13)에서는 해당 디바이스 제어 보드가 해당 인터페이스(11)를 통해 해당 DPRAM(12)을 기록 또는 판독하기 전에 내/외부적인 요구 신호(DSACK)를 생성시켜 해당 CPU(14)에 알려 주어야 한다.

그런데, 해당 디바이스 제어 보드에서 데이타를 기록하는 동작의 정확성을 위하여 , 버스의 충돌에 의해 데이타가 손실되는 것을 막기 위해서 수 회에 걸쳐 해당 인터페이스부(11)에 접속하여 해당 DPRAM(12)을 판독한 후에 다시 기록하는 동작을 반복 수행하게 되는데, 이렇게 함으로써 해당 디바이스 제어 보드의 디바이스 보드 제어 성능을 저하시키는 작용을 하게 된다.

이와 같이, 종래에는 디바이스 제어 보드에서 데이타 기록의 정확성을 위해 디바이스 보드 내의 DRAM을 몇 회 반복해서 기록 및 판독 동작을 수행하므로, 불필요한 동작의 계속되는 반복으로 해당 시스템의 성능을 저하시키는 문제점이 있었다.

상술한 바와 같은 문제점을 해결하기 위해, 본 고안은 교환 시스템 내의 디바이스 보드와 디바이스 제어 보드 간의 직렬 버스를 통해 어드레스 충돌 현상의 발생없이 해당 디바이스 보드 내에 있는 공통 메모리에 기록 및 판독하기 위한 직렬 버스 로직을 하드웨어적으로 구현함으로써, 해당 공통 메모리의 기로 및 판독 동작 시에 불필요한 동작의 반복을 하지 않게 되어 시스템의 성능을 향상시키도록 하는 것을 목적으로 한다.

도 1은 종래 교환기의 디바이스 보드와 디바이스 제어 보드의 구성을 나타낸 블록도.

도 2는 도 1에 있어 디바이스 보드와 디바이스 제어 보드 간의 신호들을 나타낸 타이밍도.

도 3은 본 고안의 실시예에 따른 교환기의 디바이스 보드와 디바이스 제어 보드 간 억세스 충돌 방지 장치를 나타낸 구성 블록도.

도 4는 도 3에 있어 디바이스 보드와 디바이스 제어 보드 간의 신호들을 나타낸 타이밍도.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 인터페이스부 22 : DPRAM

23 : 로칼 로직부 24 : CPU

25 : 버퍼 26 : 칩 인에이블 신호 발생부

상기와 같은 목적을 달성하기 위한 본 고안은 디바이스 보드와 디바이스 제어 보드를 구비하는 교환 시스템에 있어서, 상기 디바이스 보드 내에 있으며, 상기 디바이스 보드의 억세스 시에 내부/외부적인 요구 신호를 생성시키는 로칼 로직부와; 상기 디바이스 제어 보드 내에 있으며, 상기 디바이스 보드의 억세스 시에 데이타의 유실 방지를 위한 칩 인에이블 신호를 생성시켜 자체의 억세스 시간을 조절해 주는 칩 인에이블 신호 발생부와; 상기 디바이스 보드에서 비지 신호의 인가에 따라 인터럽트 신호와 인에이블 신호를 인터페이싱하는 인터페이스부와; 상기 인터페이스부의 인터페이싱 데이타를 저장하며, 상기 디바이스 보드와 디바이스 제어보드 간의 어드레스 충돌 시에 상기 비지 신호를 생성시키는 DPRAM와; 상기 인터페이스부를 통해 인가되는 인에이블 신호에 따라 상기 디바이스 보드에서 기록할 데이타를 저장한는 버퍼와, 상기 인터페이스부의 인터럽트 신호와 상기 로칼 로직부의 요구 신호에 의해 상기 버퍼를 억세스시키며, 상기 인터페이스부를 통해 인가되는 인에이블 신호의 해제에 상기 DPRAM을 억세스시키는 CPU를 포함하여 이루어진 것을 특징으로 한다.

이하 첨부된 도면을 참고하여 다음과 같이 설명한다.

도 3은 본 고안의 실시예에 따른 교환기의 디바이스 보드와 디바이스 제어 보드 간 억세스 충돌 방지 장치를 나타낸 구성 블록도이고, 도 4는 도 3에 있어 디바이스 보드와 디바이스 제어 보드 간의 신호들을 나타낸 타이밍도이다.

본 고안의 실시예에 따른 교환기의 디바이스 보드와 디바이스 제어 보드 간 억세스 충돌 방지 장치는 도 3에 도시된 바와 같이, 디바이스 보드 내에는 인터페이스부(21)와, DPRAM(22)와, 로칼 로직부(23)와, CPU(24)와, 버퍼(25)를 포함하여 이루지며, 디바이스 제어 보드 내에는 칩 인에이블 신호 발생부(26)를 포함하여 이루어진다.

상기 인터페이스부(21)는 직렬 버스를 통해 상기 디바이스 제어 보드와의 데이타를 인터페이싱하며, 상기 DPRAM(22)로부터 생성한 비지 신호를 인가받아 인터럽트 신호와 인에이블 신호를 생성시켜 해당 생성시킨 인터럽트 신호를 상기 CPU(24)를 인가하고 해당 생성시킨 인에이블 신호를 상기 버퍼(25)에 인가한다.

상기 DPRAM(22)은 상기 인터페이스부(21)를 통해 입출력되는 데이타를 저장하며, 상기 디바이스 보드와 디바이스 제어 보드 간에 어드레스 충돌(Address Contention) 시에 비지 신호를 생성시켜 해당 생성시킨 비지 신호를 상기 인터페이스부(21)에 인가한다.

상기 로칼 로직부(23)는 상기 디바이스 보드에서 상기 DPRAM(22)을 억세스할때에 내부/외부적인 요구 신호(DSACK)를 생성시켜 해당 생성시킨 요구 신호(DSACK)를 상기 CPU(24)에 인가한다.

상기 CPU(24)는 상기 인터페이스부(21)의 인터럽트 신호와 상기 로칼 로직부(23)의 요구 신호(DSACK)를 인가받아 상기 DPRAM(22)를 억세스하지 않고 상기 버퍼(25)를 억세스하며, 해당 인터럽트 신호의 해제 시에 상기 DPRAM(22)을 억세스하도록 한다.

상기 버퍼(25)는 상기 인터페이스부(21)로부터 인가되는 인에이블 신호에 따라 상기 디바이스 보드에서 상기 DPRAM(22)에 기록하려 했던 데이타를 저장한다.

상기 칩 인에이블 신호 발생부(26)는 상기 디바이스 보드에서 상기 DPRAM(22)을 억세스할 때에 데이타의 유실을 방지하기 위하여 신호 구간을 임의로 조절한 칩 인에이블 신호를 생성시켜 상기 디바이스 제어 보드의 상기 DPRAM(22) 억세스 시간을 조절해 준다.

본 고안의 실시예에 따른 교환기의 디바이스 보드와 디바이스 제어 보드 간 억세스 충돌 방지 장치의 동작을 다음과 같이 설명한다.

먼저, DPRAM(22)에서는 디바이스 보드와 디바이스 제어 보드 간에 어드레스이 발생하였을 경우에 비지 신호를 생성시켜 인터페이스부(21)에 인가하게 된다.

그러면, 상기 디바이스 보드와 디바이스 제어 보드에서 상기 DPRAM(22)의 운용 시에 발생하는 데이타의 유실을 방지하기 위한 동작으로, 상기 디바이스 보드에서 우선 상기 DPRAM(22)을 억세스하는 경우와 상기 디바이스 제어 보드에서 우선 상기 DPRAM(22)을 억세스하는 경우의 두 가지를 다음과 같이 살펴본다.

첫 번째로, 상기 디바이스 보드에서 우선 상기 DPRAM(22)을 억세스하는 경우, 상기 디바이스 보드에서는 상기 디바이스 제어 보드가 상기 DPRAM(22)을 기록 또는 판독하기 전에, 먼저 로칼 로직부(23)에서 내부/외부적인 요구 신호(DSACK)를 생성시켜 CPU(24)에 알려 준다.

이 때, 상기 디바이스 제어 보드 측에서 사용되는 칩 인에이블 신호(DPCE)는 칩 인에이블 신호 발생부(26)에서 생성되는데, 직렬 버스의 2.5M, 4M의 데이타 전송 클럭(SCLK)으로 결정되고 해당 데이타 전송 클럭(SCLK)의 1/2이 사용되어진다.

그런데, 'Ta'는 상기 디바이스 보드의 억세스 시간(약 100(ns))을 나타내고 'Tb'는 비지 부정 시간(Busy Negate Time)(약 30(ns))을 나타내고 'Tc'는 상기 DRAM(22)의 억세스 시간(약 55(ns))을 나타내고 'Td'는 상기 디바이스 제어 보드의 억세스 시간(약 200(ns))을 나타내고 있는 도 4에 도시된 타이밍도와 같이, 각각의 경우에 400(ns), 250(ns) 정도로 억세스할 경우에는 상기 칩 인에이블 신호 발생부(26)에 의해 상기 칩 인에이블 신호의 구간을 임의로 조절할 수 있으므로, 데이타의 유실을 방지할 수 있다.

두 번째로, 상기 디바이스 제어 보드에서 우선 상기 DPRAM(22)을 억세스하는 경우,

상술한 바와 같이 상기 직렬 버스의 2.5M, 4M의 데이타 전송 클럭(SCLK)에 의해 상기 디바이스 제어 보드 측에서 사용되는 칩 인에이블 신호(DPCE)가 결정되어지며, 이 때 상기 DPRAM(22)에서 생성하는 비지 신호는 상기 디바이스 제어 보드가 상기 DPRAM(22)에 데이타를 기록 및 판독할 동안에 유지되므로, 상기 디바이스 보드는 상기 디바이스 제어 보드가 상기 DPRAM(22)에 데이타를 기록 및 판독하는 동작을 완료할 때까지 기다려야 함으로 발생할 수 있는 상기 DPRAM(22) 내의 데이타 충돌을 방지하고 데이타 손실을 방지하기 위해 버퍼(25)를 두게 된다.

상기 버퍼(25)는 상기 디바이스 보드가 상기 DPRAM의 기록 및 판독 시에 기록하려 했던 데이타를 저장시키는데, 데이타의 비지(Busy) 시에 상기 인터페이스부(21)를 통해 인터럽트 신호가 상기 CPU(24)에 인가된다.

이 때, 상기 디바이스 보드에서는 상기 DPRAM(22)을 억세스하지 않고 상기 버퍼(25) 내의 데이타를 억세스하며, 상기 인터럽트 신호가 해제될 경우에 상기 직렬 버스 내의 제어에 의해 상기 DPRAM(22)에 을려 놓는다.

그리고, 상기 디바이스 보드에서는 상기 직렬 버스 내의 버퍼(25)에 실린 데이타를 인터럽트 해제 시를 확인할 수 있어 상기 디바이스 제어 보드와의 상기 DPRAM(22) 억세스 시에 발생하는 충돌 현상을 방지할 수 있다.

이렇게 하여, 종래에 상기 DPRAM(22)을 먼저 억세스한 측에 억세스하도록 한 시스템보다 본 고안에 의해 상기 디바이스 제어 보드 측에 상기 DPRAM(22)의 억세스에 대한 우선권을 주므로써, 상기 디바이스 제어 보드 측에서의 소프트웨어적인 부담을 줄일 수 있고 상기 디바이스 제어 보드 측이 제공하는 클럭의 비율과는 관계없이 상기 디바이스 보드가 동시에 상기 DPRAM(22)을 억세스하는 경우에 발생할 수 있는 상기 DPRAM(22)의 억세스 충돌 현상을 방지할 수 있다.

이상과 같이, 본 고안에 의해 디바이스 제어 보드의 우선 억세스 시 로칼 로직부에서 CPU로 요구 신호를 알리고 침 인에이블 신호 생성부에서 신호의 구간을 조절하도록 하며, 디바이스 보드의 우선 억세스 시 DPRAM의 비지 신호에 인터페이스부를 통한 인에이블 신호와 인터럽트 신호에 의해 CPU에서 버퍼를 억세스하고 인터럽트 신호의 해제에 DPARM을 억세스하므로써, 해당 디바이스 제어 보드에 해당 DPRAM의 억세스에 대한 우선권을 주어 해당 디바이스 제어 보드의 소프트웨어적인 부담을 줄이고 해당 디바이스 보드의 동시 억세스 시의 충돌을 방지하여 시스템의 성능을 향상시킬 수 있다.

Claims (1)

1. 디바이스 보드와 디바이스 제어 보드를 구비하는 교환 시스템에 있어서,

   상기 디바이스 보드 내에 있으며, 상기 디바이스 보드의 억세스 시에 내부/외부적인 요구 신호(DSACK)를 생성시키는 로칼 로직부(23)와;

   상기 디바이스 제어 보드 내에 있으며, 상기 디바이스 보드의 억세스 시에 데이타의 유실 방지를 위한 칩 인에이블 신호를 생성시켜 자체의 억세스 시간을 조절해 주는 칩 인에이블 신호 발생부(26)와;

   상기 디바이스 보드에서 비지 신호의 인가에 따라 인터럽트 신호와 인에이블 신호를 인터페이싱하는 인터페이스부(21)와;

   상기 인터페이스부(21)의 인터페이싱 데이타를 저장하며, 상기 디바이스 보드와 디바이스 제어 보드 간의 어드레스 충돌 시에 상기 비지 신호를 생성시키는 DPRAM(22)와;

   상기 인터페이스부(21)를 통해 인가되는 인에이블 신호에 따라 상기 디바이스 보드에서 기록할 데이타를 저장한는 버퍼(25)와;

   상기 인터페이스부(21)의 인터럽트 신호와 상기 로칼 로직부(23)의 요구 신호(DSACK)에 의해 상기 버퍼(25)를 억세스시키며, 상기 인터페이스부(21)를 통해 인가되는 인에이블 신호의 해제에 상기 DPRAM(22)을 억세스시키는 CPU(24)를 포함하여 이루어진 것을 특징으로 하는 교환기의 디바이스 보드와 디바이스 제어 보드간 억세스 충돌 방지 장치.