TW540064B

TW540064B - Semiconductor memory device

Info

Publication number: TW540064B
Application number: TW090119876A
Authority: TW
Inventors: Shinichi Kobayashi; Yoshikazu Miyawaki
Original assignee: Mitsubishi Electric Corp
Priority date: 2000-11-28
Filing date: 2001-08-14
Publication date: 2003-07-01
Also published as: JP2002170390A; KR20020041739A; US6466508B1; KR100396104B1

Description

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9112, 2β

五、發明說明（1) [發明之背景] 發明之領域

本發明有關於半導體記憶裝置，特別有關於利用頁t 進行高速讀出之半導體記憶裝置。、吳B 相關技術之說明隨著微處理機等之高性能化，在以隨機存取記憶哭為代表之半導體記憶器中，強力的要求同時實現大容^:和古速化。南圖16是概略方塊圖，用來表示與習知之一般半導體記憶裝置之讀出動作相關之構造參照圖1 6，習知之丰莫雕陣列1 〇其中設有被排 =°诜衣置1 0 〇具備有記憶單元元陣列被分割成為例如行列狀之多個記憶單元。記憶單以下之說明中，在综二個之資料塊DB0〜DB7。另外，在使用符號DB。、〇表示資料塊DB0〜DB7各個情況時，用以貫行記憶單

是從外部輸入之電位 1 U中之位址選擇的位址信號ADD 位址信號ADD中之办±止位元A〇〜A 15構成的16位元信號。列，位址位元A 1〇〜A 元八0〜A9用來選擇記憶單元之衝器20用來接受仇址5用來選擇記憶單元之行。列位址緩緩衝器30用來接辱，位元A0〜A9藉以實行列選擇。行位址列位址緩衝器20和y位πΑι〇〜A15藉以實行行選擇。位址位元A 0〜A1 5時行位址緩衝器3 0在響應從外部輸入之址信號Add具有内部’用來產生内部位址信號Add。内部位 °位址位元a〇〜al5。内部位址位元a〇〜 Β||ί 90119876(替換）].ptd

540064 發明說明（2) 五碼H幻列解碼器4〇。内部位址位元31 °〜al 5傳達到行解個ί:口 ^照内部位址位元a °〜a 9用來使被設在每-用此種方：之子線WL(圖中未顯示）選擇性的活性化。利 “對應之：憶=資料塊⑽，選擇與内部位址位元a。〜在各個資料# ’設有時七··自然數）顯不）分別與記憶單元行對應。 v α τ木 '、則：Γ : ί I置100更具備有行選擇電路YG〇〜YG7和感 DB7斜/。 AG〜SA7，分別被配置成為與資料塊刪〜在入^另外，在以下之說明中，與資料塊DB同樣的，各個行選擇電路YG依照内部位址位元ai卜ai5 資料塊DB中之"艮之位元線，使其與對應之感擇： ^路SA結合。例如’行選擇電路γ⑶選擇被配置在根位元_中的1根，使其與感測放大器電 ^ D亥半$ D己丨思衣置丨〇〇更具備有位址變遷檢測電路（以間稱為ATD產生電路）6〇。ATD產生電路6〇接受内部位址作號a〇〜al5，在至少為！個内部位址位元之信號位準產生二脈=位址變遷檢測信號/ATD活性化成為指^ 各個感測放大器電路SA在響應位址變遷檢測信號/ATD之第6頁 90119876(替換)-1.ptd 540064 五、發明說明（3) 活性化時，實行位元線之預充電動作。然後當位址變遷檢測信號/ATD被非活性化時，就依照連接到位元線之記憶單兀之記憶資料，使被預充電之位元線之電壓進行變化。感測放大器電路SA0〜SA7檢測以此方式產生之位元線之電廢變化，分別輸出讀出資料SD〇〜SD7。讀出資料81)〇〜 SD7傳達到輸出緩衝器7〇^輸出緩衝器7〇對來自感測放大器電路SA0〜SA7之讀出資料SD0〜SD7進行緩衝，作為半導體記憶裝置1 0 0之輸出資料D 〇〜D 7的輸出到外部。圖1 7用來說明半導體記憶裝置1 〇〇之行選擇。芩照圖1 7，被設置成與各個資料塊⑽對應之行選擇電路 YG用來實行m: i之行選擇。行選擇電路γ(ί具有行選擇開關 YS0〜YSM-1 ’分別被設置成為與m根之位元線BU〜BLm 一 1 對應。行選擇開關YS0〜YSm—丨在響應行選擇信號之活性化時分別進行0N。行解碼器5〇依照内部位址位元 :al5之信號位準之組合，使行選擇信號Y0〜Ym-；l中之 1個選擇性的活性化。 ==行選擇電路YG使„1根之位元線BL1〜BLm_丨之任何 =合到感測放大器電路5A。感測放大器電路SA讀出新一的二二’在響應位址變遷檢測信號/ATD之活性化時，對所结 2 2充電。因為位址變遷檢測信麵I)在活大哭+狄C Λ认、日丨A / A 破非活性化，所以利用感測放大口口电路SA檢測與位元線連接之電她，用來輸出讀出；=…預充電後所產生圖18是時序圖’用來說明半導體記憶裝置1〇〇之讀出動

90II9876(替換）·ι.ρκ1 苐7頁 540064 9Ϊ·!之 26 五、發明說明（4) 作。參照圖1 8，依照位址信號A D D，順序的選擇位址# A 0〜 #A6。在響應位址變遷時，位址變遷檢測信號/ATD被活性化。在分別響應位址變遷檢測信號/ATD之活性化時，感測放大器電路SA0〜SA7實行新的資料讀出，輸出分別與位址 #A0〜#A6對應之讀出資料群#SD0〜#SD6。輸出緩衝器70對讀出資料群#SD0 〜#SD7進行緩衝，用來輸出該輸出資料群#D0〜#D7。讀出動作之消耗電流包含：在響應位址變遷檢測信號 / ATD之活性化時所實行之位元線的充電電流丨ch ;和正常電泰I c e ’包含感測放大器之正常之消耗電流和資料讀出時流入到記憶單元之記憶單元電流。在習知之半導體記憶裝置中，資料讀出速度與資料讀出时机入到"己憶單凡之記憶單元電流和對位元線充電用之位兀線負載相關’所以由於大容量化而產生之單元尺寸之縮士與資料讀出之高速化成為相反之關係，因此資料讀出之尚速化具有一定之界限。士月! ί種問f之手段習知者是進行頁模態讀出。-般的頁杈悲5貝出，項出動作是固定列選擇之對象，川員序的變更行選擇，對多個記憶單元進行存取。圖19是概略方塊圖’用來表示與實行2位元組/頁之頁模態讀出的習知半導體裝置110之讀出動作相關構造的概念方塊圖。茶照圖1 9 ’在半導1 干V ΰ己憶裝置1 1 0中，為著實行頁模態

90119876(替換）-l.ptd 第8頁 540064 五、發明說明（5) 碩出，所以將資料塊DB0〜DB7各個分割成為2個副資料塊。例如，將資料塊DB0分割成為副資料塊SDB〇a和 SDBOb。另外，在以下說明中，當綜合表示各個副資料塊時，只使用符號SDB表示。另外，當綜合表示各個資料塊中之副資料塊的某一方 SDBOa〜SDB7a和副資料塊的另外一方SDB〇b〜SDB7b時，分別使用符號SDBa和SOBb。灯選擇電路YG和感測放大器電路SA被配置在每一個副資料塊、。例如，在貧料塊DB〇，配置有與副資料塊對應的感測放大器電路SAOa和行選擇電路YG〇a，另外，與副資料塊SDBOb對應的，設有感測放大器電路sa〇路YGOb。』、评私對於感測放大器電路和行選擇電路，八成與副資料塊SDBa對應之感測放大器電路^“〜 ^ 選擇電路YGOa〜代73時，分別使用符號SAa和YGa，者^二 ^s"a7^ ί Ϊ Ϊ ί t f ^ ^ A " 1 ^SA〇b SAJb和订4擇電路YGOb 〜YG7b時，分別使用符號_和在半導體記憶裝置110中，利用位址位元a〇〜a 址位元^〜/6立來選擇記憶單元之行，利用位址位元D〜4 A1 6來選擇兄憶單元之列。另外，位址位元個資料塊中2個副資料塊中的其中丨個。、擇各 …另外二在半導體記憶裝置1 1 0中，行解碼器之配置祐八割成為：打解碼器51，用來進行與最 ^ 刀议 < 位址位凡A Q對

第9頁 90119876(替換）-].ptd 540064 9U2. 26 五、發明說明（6) 應之解碼；和行解碼器50，用來對行選擇用之其餘的位址位元A 1〜A 6進行解碼。哭破設置成分別與副資料塊SDB〇a 〜SDB7b對應之感測放大口口電路SAOa〜SA7b ’分別輪出讀出資料SD〇a 〜SD7b。、半導體記憶裝置11〇更具備有多工器〇〇〜Μχ7被設置成 ^別與資料塊DB0〜DB7對應。在以下之說明中，當綜合表不多工器之各個時，只使用符號Μχ表示。 ^各個多工器MX接受從屬於對應資料塊DB的2個感測放大器電路輸出之多個感測放大器資料，選擇性的輸出其中任何某1個。多工器MX所選擇輸出之讀出資料81)〇〜SD?，被輸出緩衝器70緩衝後作為輸出資料D〇〜D7而從半導體記憶裝置11 0輸出到外部。圖2 0用來說明半導體記憶裝置11 〇之行選擇。參照圖20，在副資料塊SDBa和SDBb各個，配置有依照内部位址位元al〜a6被選擇之j根（j :自然數）位元線BL0〜 B L卜1。行解碼器5 〇依照内部位址位元a丨〜a β，用來使j個行選擇信號Y2〜Y j + 1中的某1個選擇性的活性化。行選擇電路YGa具有多個行選擇開關，分別被設在位元線BL0〜BL j-Ι和感測放大器電路SAa之間，在分別響應行選擇信號Y 2〜Y j +1時進行〇 N。利用此種方式，在副資料塊 SDBa，使依照内部位址位元a 1〜a6選擇的某1根位元線結合到感測放大器電路SAa。行選擇電路YGb亦同樣的具有多個行選擇開關，分別被設在位元線BL0〜BLj-l和感測放大器電路SAb之間，在分

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五、發明說明（7) 別響應行選擇信號Y2〜Yj + ΐ時進行0N。利用此種方式，在副資料塊SDBb ’依照内部位址位元al〜a6選擇之位元線結合到感測放大器電路SAb。

感測放大器電路SAa和SAb在響應位址變遷檢測信號/ATD 時’根據選擇性結合之位元線的電壓變化，實行新的資料讀出。感測放大器電路SAa和SAb分別輸出讀出資料SDa和 SDb ° 因此’在各個資料塊DB，並行的輸出2個之讀出資料SDa 和 S D b 〇多工器MX具有多個行選擇開關，分別結合在輸出緩衝器 7 0和感測放大為電路g a a和S A b之間，在響應行選擇信號γ 〇和Y 1時分別進行動作。行解碼器5 1依照最下位之内部位址位元a〇之位準，用來使行選擇信號y 0和y 1之某一方活性化。因此，多工哭讀出資料SDa和SDb之某一方，作為讀出資料SD的=掄 DB傳達到輸出緩衝器7 〇。貝"、‘ 圖2 1是時序圖，用來說明半導體記憶裝置〗丨〇作。 < δ買出動蒼照圖2 1 ，在2位元組/頁之頁模態讀出時，你 #Α0*#Α1之方式，在連續輸入之2個位址信號ADD之間，只有最下位之位址位元A0不同。其結果是依照連續輪二的f 個位址，可以只變更行選擇之對象。 ⑴ 、在以下之說明中，輸入具有上位位元共同之多個位號ADD之期間均稱為「位址循環」。在同一位址循環内，曰

540064 91A? 五、發明說明（8) 例如除了最下位位元A0外’位址位元A1〜a16均相同位址# A 0和# A 1構成同一位址循環。在每次位址循環更新時，位址變遷檢測信號/atd便單發狀地被活性化。 m #的位址#a〇之輸X時’ f行位址變遷檢測信號 /ATD之活性化。當響應此種動作時，在各個資料塊肫’利用感測放大器電路SAOa〜SA7a讀出與位址#A〇對應之讀出資料群#SD0，和利用感測放大器電路SA〇b〜^几讀出盥位址#八1對應之讀出資料群#SD1。多工器MX0〜MX7因為依照最下位之位址位元A〇資料群#SDM°#SD1中之某—方傳達到輸出緩衝器70，所以在響應1址h虎ADD之變化時’可以連續的輸出分別與位 a#A0和#八1對應之輸出資料群#D0和#D1。在響應以下之位址#以，#A4 ’#A6之輸入，所開始之位址循出亦以相同之方式實行。、〜貝當此種r頁模態讀出時，在各個資料塊Μ，分別與副資料塊SDB對應之2個感測放大器電路SAa和係並行的動作，因ί亚ί的貫打與同一位址循環對應的2個内部位址之對應二料：5山戶?以在響應位址位元Α 0的變換時，可以以高速讀出其輸出資料（相當於圖2丨中之資料 #D1，#D3 #D5，#D7)。因此，與圖_示之半導體記μ置 100同樣的成^通常存取和快速存取交替的存在，可以使半導體記憶裝置1 1 0全體之資料讀出高速化。在用以實行2位元組/頁之頁模態讀出的半導體師裝置 540064

110中，难 ^ Λ礙订動作之感測放大器的個勃4Α 7 , 路結合的仿-A々紅， lu數和與感測放大器電 , 位凡線之數目，當盥圖1 α _ 10 0進行比— 〆、所不之半導體記憶裝置成為2 · I eh τ a + 汀U位兀線之充電電流變但θ ，ch，正兩電流亦增加為2 · Ice。细卢在2位元組/頁之頁模態讀出Φ m ^ ^ ^ 循壞内位址 1 出中’因為在同一位址八 > 止只變化1次，所以要使資4 _ 會有困難。m 1 广丄貝訊碩出大幅的咼速化叙、口此’增加在同一位址梳戸、*体u 數。例如，扣〜Λ 嗎衩連續輸入之位址 Ρ & 開發有使用内部位址位；4 τ 抵悲讀出蕤凡之下位2位元進行頁裝置。、、貞頁杈態讀出之半導體記憶圖2 2是概略方塊圖，用來說明模態讀出的半導體，己产狀乂貫行4位元組/頁之頁構造。 U衣置1 2 0之其中與讀出動作有關之參A?、圖2 2，舍盥用ri每—9 一導體記情穿w ^ n^h & /订位7^組,頁之頁模態讀出的 -^ t ί ；DB D ^ ^ ^ ^ ^ ^ £120^^ 測放大成為副—貝料塊SDB〇a 〜SDBOd。行選擇電路和：資料電路亦在各個資料塊各設置4個，對應到各個； ,ί =夕工器M接受從屬於對應之資料塊DB之4個感測放路輸出的多個感測放大器資料’選擇性的輸出其中可二^個。多工一Μχ選擇性輸出之讀出資料SDO〜SD7被剧出緩衝裔70緩衝後，作為輸出資料〇〇〜D7而從半導體記裝置1 1 〇輸出到外部。

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五、發明說明（ίο) 行解碼器5 1依照内部位址# ; , 位兀之下位2位元aO和al，用來變換各個多工器Μ X之資料選擇。圖23用來說明圖22所示之半導體記憶裝置12〇的行選擇動作。因為各個資料塊DB之行選擇以同樣之方式進行，所以在圖2一3中’只代表性的顯示資料塊_之行選擇。在副貢料塊S D B 0 a ^ S D R Π Η欠乂m 各個，配置有依照内部位址位兀a2〜a6選擇之k根（k:自然數）位元線BL〇〜BLk_i。行解碼器50依照㈣位址位&2〜a6，用來触個行選擇信號 Y4〜Yk + 3中的某1個選擇性的活性化。行選擇電路YGOa具有多個行選擇開關，分別被設在位元線BL0〜BLk-1和感測放大器電路SA〇a之間，分別在塑應行選擇信號Y4〜Yk + 3時進行0N。利用此種方式，在副士 ^塊 SDBOa，使依照内部位址位元a2〜a6選擇的1根位元線結合到感測放大Is電路SAOa。行選擇電路YGOb〜YGOd亦具有同樣的構造。因此，在各個資料塊SDBa〜SDBOd，使依照内部位址位元a2〜⑼選擇的位元線（多個）分別結合到對應的感測放大器電路SA〇a〜 SAOd。感測放大器SAOa〜SAOd在響應位址變遷檢測信號/ATD 時，根據選擇性結合之位元線的電壓變化來實行新的資料讀出。感測放大器電路SAOa〜SAOd分別輪出讀出f料^^ 〜SDOd。因此，在響應1個内部位址信號add時，* ^ μ仏 DBO，輸出4個讀出資料SDOa〜SDOd。多工器MX0具有多個行選擇開關，分別結合在輪出緩衝

540064 -----____ 五、發明說明（11) 分別在響應行選器70和感測放大器電路SAOa〜SAOd之間擇信號Y 0〜Y 3時進行動作。元a〇和al之位準用來化。因此，多工器作為Ί買出貧料S D 0白勺之半導體記憶裝置行解碼器5 1依照下位之内部位址位使行選擇信號γ 〇〜γ 3中之某一方活性 MX0將讀出資料SDOa〜SDOd中的1個，從資料塊DB0傳達到輸出緩衝器7 〇。圖24是時序圖，用來說明圖22所示 1 2 0之讀出動作。筝照圖24，在4位元組/頁之頁模態動作時，在同一位址循環内連續輸入具有位址位元的下位2位元a〇, A1為不同的個位址信號ADD。例如，同一循環内之4個位址信號所含的位址位元A0 和 A1 以（AO, Al) = (〇, 〇) — (〇,—（1，〇) — (1 1)的順序進行變化。 ’ 一在同一位址循環内，除了下位2位元Α0*Α1外，位址位 =Α2〜Α16均相同。例如，位址#Α〇〜#Α3構成同一位址循 %，在該等位址之間，又有位址位元人〇 *A1之位準的組合不同。在每一個位址循環之更新時，位址變遷檢測信號/ATD被單發狀地活性化。在響應新的位址#A0之輸入時，實行位址變遷檢測信號 /ATD之活性化。在響應該動作時，在各個資料塊⑽，利用感測放大器電路SAOa〜SA7a讀出與位址#a〇對應的讀出資料群#SD0，利用感測放大器電路SA〇b 〜SA7b讀出與位址 # A 1對應的磧出資料群# s d 1。另外，利用感測放大器電路

C: \ 專利案件總檔案 \90 \ 90119876 \ 90119876(替換)-1. p t d 第15

頁 540064 91/12. 2 fi 五、發明說明（12) SAOc〜SA7c讀出與位址#A2對應的讀出資料群#SD2，利用感測放大器電路SAOd〜SA7d讀出與位址#A3對應的讀出資料群#SD3。因為多工器MX〇〜MX7依照分別與位址位元A0和A1對應的内部位址位元a〇和al，用來將讀出資料群#SD〇〜#SD3之某 1個傳達到輸出緩衝器7 〇，所以在響應位址的變化時，可以連續的輸出分別與位址#A0〜#A3對應的輸出資料群#D0 〜# D 3。在以下位址# a 4〜# A 7所形成的位址循環中，亦以同樣之方式實行頁模態讀出。依照此種方式，使分別與各個資料塊DB中副資料塊對應的4個感測放大器電路並行的動作，用來並行的讀出與同一位址循環對應的4個内部位址之對應資料。其結果是在響應下位2位元之位址位元㈣，A1的變換時，可以以高速實行資料輸出（相當於圖2 1中之資料群 #D1，#^，#D3，#D5，#D6，#D7)。因此，當與實行2位元組/頁之頁模態讀出之半導體記憶裝置i i 〇比較時，因為快速存二所入輸出之資料，比例增加，所以可以使半導體記憶裝置 2 〇全體之貧料讀出更進一步的高速化。雷時進行動作之感測放大器之個數和與感測放大器之:元的數目^圖16所*之半導體記憶裝置為充電電流是4.Ich，單出的消耗電流變成式，利用頁模態動作可。依照，種：面，卻會增大消耗電力。使貝料5貝出兩速化，另外一方

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依照此種方式，在利用化之情況，當響應同〜位/挺態讀出用來使資料讀出高速加日寸’因感測放大器電路彳盾環内連績輸入的位址數之增牙貝之增加。另外，在資 μ们數增加，所以會造成布置面電路數和與感測放大器電$ $時，同時動作的感測放大器此，在因應資料讀出之言=結合的位元線根數亦增加。因題。门k化時’會有消耗電力增加的問 [發明之概要] 本發明之目的是在用以每/一置中，進行低、、肖耗雷+ , Λ仃頁模態讀出之半導體記憶裝直：進仃低4耗電力化和布置面積之抑制。本發明之概要是一種半導,士卜立士一邱彳八& 15 + ·丨細裟用來進行與具有之：ί二ΛΛ:: 共同之第1號至第κ號(κ:2以上 n''數）之Κ個對應之資料輸出’其中具備有資料塊，多個感測放大器電路’多個si資料選擇電路，多個第2資料選擇電路，解碼電路，和第3資料選擇電路。資料塊具有被配置成行列狀之多個記憶單元，被分割成為^個以上之自然數）副資料塊。多個感測放大器電路分別被設置成與Ν個副資料塊對應，各個用來對來自Ν個副資料塊中的對應1個讀出資料進行放Λ °多個第1和第2資料選擇電路分別被設置成與Ν個副資科塊對應。各個第1資料選擇電路在Ν個副資料塊中對應的1個’實行第1資料選擇用來選擇L 個（L:K/N所示之整數）讀出資料。第2資料選擇電路在ν個副資料塊中對應的1個，實行第2資料選擇用來選擇上述L 個讀出資料中的1個。解鴆電路依照位址，用來變換N個第

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五、發明說明（14) 1和第2資料選擇電路之各個中之第1和第2資料選擇。第3 資料選擇電路被設置成與資料塊對應，依照N個副資料塊之各個中之第1和第2資料選擇的組合進行選擇，用來接受破N個感測放大器電路分別放大個讀出資料，藉以選二性的輸出與位址對應的丨個讀出資料。 k 痒，，，本發明之主要優點是可以實行頁模態讀出，使 Γ ^ ，位址的數s多於感測放大器電路的個數。1姓果頁模態讀出用來進行高積和'“電流，利用之、;：：：=圖：;;本發明之詳細說明當可對本發明 "交佳實施形態二明;攻、觀念和優點更加明白。 ::二參照圖面用來詳細的說明本發明之實施例。，本發明之實施導在記憶單元陣列置成行列狀之多個記憶單元。示），分別盘夂個記，單-予線WL和位兀線此（圖中未顯外，在太每V /c 凡列和各個記憶單元行對應。另記憶i 之情況是半導體記憶裝置1為快問 DB(T t Γ陣列1 〇被分割成為資料塊_〜DB7。資料塊 DB0〜DB7各個，盥用以會，。知丰莫卿^ ” M仃2位元組/頁的頁模態讀出之習 1 :::憶裝置10同樣，被分割成為2個副資料塊。例貝抖塊DB0被分割成為副資料塊SDB〇MDSDB〇b。各個貢料塊所含之副資料塊的個數，亦即被設置

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第18頁 540064 五、發明說明（15) 成與各個資料塊對應之感測放大器電路之個數可以成為3 個以上，但是由以下之說明可以明白，在本發明中，於夂個資料塊，因為是順序的選擇多個感測放大器電路中的j 個用來進行資料輸出，所以在每一個資料塊設置2個感測放大器電路（副資料塊）就足夠。 " 該半導體裝置1更具備有：感測放大器電路§ A 〇 a S A 0 b〜 SA7a，SA7b，被設置成分別對應到副資料塊SDB〇a s SDB7a，SDB7b ;多工器MX0〜MX7，被設置成分別對〜料塊DB0〜DB7 ; ATD產生電路61 ’用來檢測位址變和輸出緩衝器7 0。，半導體記憶I置1更具備有：列位址緩衝器2 〇，為位址位元A7〜A16，藉以實行位址信號AD])中記一 ^ 選擇；和行位址緩衝器3 0 ,用來接香付y σ思早兀之列以實行位址信號中記憶單元行選擇列’藉位址緩衝器3 0用來產生構成内部位址作 > 、、友衝器2 0和行 a 0〜a 1 6，使其分別對應到位址位元Α 〇〜a ^内邛位址位兀信號，内部位址信號的位元數，和分。另外，位址器20和行位址緩衝器之位址位元的位元數口位址緩衝本發明亦可以不使用該等之位元數。 /、乍+例之用，半&肢$ |思I置1更具備有··列解碼器4 ^ 位元a7〜al6實行記憶單元陣列1〇中之"’ '照内部位址器50，依照内部位址位元a〇〜a6實 \ ，和行解碼選擇。仃、早元陣列10之行 ATD產生電路61在響應新的位址衣之開始時被活性

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2 540064 五、發明說明（17) 數）。當同一位址循環所含之位址數為κ，各個資料塊所含之副資料塊數為Ν時，L變成為UK/N。在圖2中表示其一實例中L二2之i月况的構造。因此，在副資料塊SDB〇a，SDB〇b各個，配置合計2 · k(=L · K)根位元線BL。行遥擇電路YGOa包含有··第1副行選擇電路丫⑶⑽，依照上位之内部位址位元a2〜a6用來實行行選擇；和第2副行選擇電路YGOaL，依照下位之内部位址位元⑼和“用來實行行選擇。同樣的，行選擇電路YGOb包含有第1副行選擇電路YGObU和第2副行選擇電路YGObL。第1副行選擇電路YGOaU和YGObU具有多個行選擇開關，分別在響應行選擇信號Y4〜Yk + 3之活性化時進行⑽，經由選擇對應之副資料塊SDB0中L根（L=2)位元線，用來進行與上位之内部位址位元a2〜a6對應之讀出資料的選擇。第2副行。選擇電路YGOaL被設在第！副行選擇電路YG〇aU和感測放大為電路S A 0 a之間，依照行選擇信號γ q，γ 2，用來使第1副行選擇電路YGOaU所選擇2根（L根）中的’一根，成為與感測放大為'電路S A 0 a連接。 ' 第2副行選擇電路YG〇bL被設在第1副行選擇電路YG〇bu和感測放大器電路SAOb之間，依照行選擇信號Υ1，γ3，用來使第1副行選擇電路YGOblJ所選擇2根（L根）中的_根，成為與感測放大器電路SAOb連接。利用第2副行選擇電路代〇乩和YGObL，用來依照與下位位址位元A0, A1對應的内部位址 a 0，a 1來進行讀出資料的選擇。其詳細部份將於後面說明，但是行解碼器5 0依照内部位

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址位兀aO和al，用來控制行選擇信號γ〇〜γ3之活性化。感測放大器電路SAOa *SA〇b分別響應位址變遷檢測信號 /ATDa和/ATDb，根據經由行選擇電路YG〇a和YGOb選擇性結合之^元線BL的電壓變化，用來實行新的資料讀出。感^ 放大器電路SAOa和SAOb分別輸出讀出資料SD〇a和邡⑽。另外’如圖2B所示，亦可以將第}副行選擇電路YG〇aU和 YGObU，與第2副行選擇電路YG〇aI^uYG〇bL互換的配置。在圖2B之構造中，與圖2A之情況相反的，其依照下位内部位址位TLaO, al之讀出資料選擇，在依照上位内部位址位元 aO，al的選擇之前實行。士在f 2B之構造，與圖2A之情況同樣的，可以將被選擇的讀出資料輸出到感測放大器電路SA〇a *SA〇b。叫下面將說明感測放大器電路的構造。因為各個感測放大為電$的構造相同，所以在圖3中，只代表性的說明感測放大為電路SAOa的構造。

夢照圖3，經由行選擇電路YG〇a所選擇的1根位元線讥，使圮憶單元MC結合到感測放大器電路^〇&。記憶單元MC被配置成與字線WL和位元線BL之交點對應，記憶單元電晶體 MC丁是電結合在位元線bl和源極線sl之間之記憶單元電晶體MCT。記憶單元電晶體MCT之控制閘極CG結合到字線叽。記憶單元MC具有浮動閘極FG。浮動閘極FG在Η位準資料之寫入時被注入電子。當被注入電子時，從控制閘極看到之記憶單元電晶體MCT之臨限值電壓變高。利用此種方式’依照對浮動閘極F G之電子注入之有/無，使記憶單元

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五、發明說明（19) 電晶體MCT之臨限佶雷厭線WL被活料各/電進仃交利用此種方式，在字 / 的情況時，經由檢測記憶單^ f θ μμπ $ 為ΟΝ/OFF的那—徊业〜1 t I心早兀電日日mMCT成單元MC之資料。们狀恶，可以項出被非揮發性記憶在記憶感測放大器電路以〇&具有：N型㈣感測放大器輸入節點NS1和感測放大器•二，/ATn :阻，13型M0S電晶體Tc，在響應位址變遷檢測信 =^日了，用來對感測放大器輸出節點Ns〇進行預充電；目°σ a，結合在感測放大器輸入節點Nsi和電晶體Ta 的閘極之間。、電^體Tc在響應位址變遷檢測信號/ATDa之活性化（l位準）時’用來結合電源電壓Vcc和感測放大器輪出節點 N s ο P型Μ 0 S電晶體T b之閘極電壓結合到接地電壓v s s。但是，電晶體Tb之電力驅動能力因為被設計成比預充電用之電晶體Tc小，所以電晶體Tb被使用作為提升電阻，經常對感測放大器輸出節點N s 〇供給微小電流。下面將說明感測放大器電路之資料讀出動作。當位址變遷檢測信號/ATDa被活性化（L位準）時，電晶體 Tc變成0N，感測放大器輸出節點Nso被預充電成為電源電壓V c c。在預充電元成起於經過指定時間後，位址變遷檢測信號/ATDa被非活性化（H位準），電晶體tc變成。另外一方面，依知、子線W L之活性化（η位準）和行選擇電路YGOa之選擇，使内部位址信號adci所選擇的記憶單元

90119876(替換）-1.ptd 第23頁 540064 9L12. 28 五、發明說明（20) MC，經由位元線BL結合到感測放大器輸入節點Nsi。在對記憶單元MC寫入Η位準資料之情況時，即使字線叽被活性化成為Η位準，記憶單元電晶體MCT亦不會變成⑽。因此，位元線BL之電壓位準，亦即感測放大器輸入節點Nsi之電壓位準不變。因此，反相器IVa之輸出被設定在[位準，電晶體Ta維持OFF狀態。因此，感測放大器輸出節點心〇之電壓位準被設定在電源電壓Vcc。另外在5己丨思單元MC未被寫入Η位準資料之情況，當字線WL被活性化成為η位準時，經由位元線讥和行選擇電路 YG〇a，形成感測放大器輸入節點Nsi〜記憶單元〜源極線SL(接地電壓Vss)之電流路徑，感測放大器輸入節點之電壓位準進行下降。畐感測放大器輸入節點N s i之電壓位準下降一定量以上日π反相為1 之輸出從L位準變成為η位準，電晶體丁變謂。在響應電晶體之變成0Ν時，在感測放大器輸出節' 和接地電壓Vss之間，、經由記憶單元κ形成電流路徑。矛用此種方式，感測放大器輸出節點N s 〇之電壓位準進行降低，用來讀出L位準資料。 2參照圖2’多工器MX〇具有多個行選擇開關，分別結口士 *出緩衝器70與感測放大器電路SAOa和SAOd之間，分 ^曰炙内邛位址位元a 0和其反相信號/ a 0時進行動作。 :ΐ 工器MX〇使讀出資料SD〇a和邡⑽中與位址信號add :二_ 作為讀出資料s D 0而從資料塊D β 〇傳達到輸出

540064 91J2. 2a 五、發明說明（21) 多工器MX依照最下位之内部位址位元a〇實行資料選擇。照圖4，在半導體記憶裝置丨中，與4位元組)頁之頁模 :動作同樣的，在同—位址循環内，連續的輸人具有位址位凡之下位2位元A〇, A1不同之4個位址信號ADD。 $音應新的位址循環之開始時，循環賦能信號/ce被活 ;成為L位準。在同一位址循環中維持循環賦能信號/CE e=狀態（L位準）。在該位址循環之結束時，循環賦能 1口苑/CE再度被非活性化成為η位準。

=圖24之說明同樣的，同一位址循環内的4個位址信號所3的位址位元Α0和“依照（A〇, A1 ) = (〇, 〇) — (〇,丨）— (10)4(1,1)的順序進行變化。因此，在一位址循環内，除了下位之2位元A0和A1外，位址位元A2〜Α1β均相同。 * ATD產生電路6丨在響應新的位址循環之開始時，使位址，遷檢測信號/ATDa和/ATDb各個，以單發脈波狀活性化指疋2間之L位準。然後在同一位址循環内，ATD產生電路61 ί ΐ應1最不二之位址位元A〇對應之内部位址位元a〇的位苴又化日守，在每一次内部位址之變遷，使/ATDa和/ATDb的某一方交替的活性化成為L位準。

發在新位址循環開始時，與對應之位址^〇的輸入對應，貫订位址變遷檢測信號/ATDa和/ATDb之活性化。當響應該活性化時，在各個資料塊卯，利用感測放大器電路^〇&〜 SA7=讀出與位址#A〇對應之讀出資料群#sd〇，利用感測放大為電路SAOb〜SA7b讀出與位址#A1對應之讀出資料群 #SD1 。、

540064 9 U::L π

多工器MXO〜MX7選擇讀出資料，#SD0，將其傳達到輪出緩衝裔7 0。其結果是將與位址# a 0對應之資料群㈣〇作為輪出資料D 0〜D 7從半導體記憶裝置1輸出。 ⑴ 當位址從#八0變成#A1時，變換多工器MX0〜ΜΧ7中的資料選擇，讀出資料群#SD1從感測放大器電路SA〇b 〜SA7b傳達到輸出緩衝器70。其結果是從半導體記憶裝置j輸出與位址#八1對應之資料群#di。 /、依照位址信號ADD，在響應從位址#A〇變遷至#A1時，AT]) 產生電路61使位址變遷檢測信號/ATDa活性化。另外_方面’位址變遷檢測信號/ATDb未被活性化。因此，感測放大為電路S A 0 a〜S A 7 a具有新的資料讀出，實行預充電。其次，當位址從#A1變成#A2時，ATD產生電路61只使位址變遷檢測信號/ATDb活性化。在各個資料塊⑽，感測放大裔電路SAOa〜SA7a將與位址#八2對應之讀出資料群#SD2 讀出。然後，變換多工器MX0〜MX7的資料選擇，利用感測放大器電路SAOa〜SA7a將讀出資料群#SD2傳達到輸出緩衝器70 °其結果是將與位址#A2對應之資料群#D2作為輸出資T 料DO〜D7從半導體記憶裝置1輸出。然後，在響應位址變貝遷檢測信號/ATDb之活性化時，感測放大器電路SA〇b〜艾 SA7b具備有新的資料讀出，用來實行預充電。然後，當位址從#A2變成#A3時，ATD產生電路61只使位址變遷檢測信號/ A T D a活性化。在各個資料塊])β，感測放大器電路SAOb〜SA7b讀出與位址#Α3對應之讀出資料群 #SD3。然後，變換多工器Μχ〇〜ΜΧ7的資料選擇，利用感測

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五、發明說明（24) 流以2*Jchi矣- , 應之資料讀:。^後與位址輸入（例如，#A1〜#A3)斜放大器電路；：：為在各個資料塊，一次-個的使感測

Ich表示。另：動作’所以所消耗之位元線之充電電流以個數以2 · 外一方面，正常電流依照感測放大器電路之 1 C e表示。示此位元:導：:己=二可以使資料讀出速度與圖22所電流可以滅小至盘恶頃出同等的高速化’ $外，消耗消耗電流大致示之2位元組/頁之頁模態讀出之路I ί :半導體記憶裝置1中與行選擇動作有關之電麥=，ATD產生電路61包含有：單發脈波產生電路 Μ r ^ =置成與内部位址位元a0〜al 6之各個對應；和單啦生電路63和64，被設置成用來響應循環賦能信號 / C K ° 爹π圖6，單發脈波產生電路62具有：延遲電路67，用來 5 3 2二：址位兀a〇〜&16之某一個相當之輸入信號IN1延於以幸=間1^1和進行輸出；邏輯閘LG30，用來輸出該 ί ί ί I和延遲電路67所輪出之反相信號之間之AND演 ^ 7 2輯閘LG32，用來輸出該輸入信號IN1之反相信二=，^67之輸出信號之間之AND演算結果；和邏輯 L ^邏軏閘LG30和LG32之各個輪出間之〇R演算結果作為早舍脈波0UT1的進行輸出。爹圖7，單發脈波產生電路62在響應輸入信號IN1之位

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發明說明（25) _____ 準變化時，用來輪屮、、壬Μ π & + u 脈波ουτι。 / 日u mdi成為H位準之單發參照圖8，單發脈波產生電路63具來使循環賦能信號/CE延遲該延 t 1路2 ，用邏輯問脳’用來輸出延遲電路17了=:進二輸出；和月匕^唬/CE之反相信號之間的AND演算結果。又賦麥照圖9，單發脈波產生電路63在

之活性化(L位準)時，用來輸出活二:y虎/ E 位準之單發脈波0UT2。疋肩間tdl成為Η 芩照圖10 ’單發脈波產生電路64具有：延遲電路Μ 來使循環賦能信號/CE延遲該延遲時md2 ;和邏 LG3=用來將延遲電路68之輪出和循環賦能信號/CE的反 ^仏唬之間之AND邏輯演算結果作為單發脈波〇UT3的進行輸出。麥照圖1 1，單發脈波產生電路64在響應循環賦能信號 /CE之活性化（L位準）時’用來輸出活性化指定期間⑽ 為Η位準之單發脈波。另外一方^，在循環賦能信號之非活性化（Η位準）時，單發脈波qut 3不被活性化。再度參照圖5，ATD產生電路61具有··邏輯閘LG10，用來將與各個位址位元對應之單發脈波產生電路6 2的輸出信號 ουπ和來自單發脈波產生電路63的單發脈波〇UT2之間的帅演异結果輸出，輸出到節點Ν丨；邏輯閘LG丨2，用來輸出節點N1的#號位準和來自單發脈波產生電路6 4的單發脈波 0UT3之間的AND演算結果；邏輯閘LG14，用來輸出〇UT3的

540064 9L12 2fi 五、發明說明（26) 反相信號和與位址位元A0對應之單發脈波產生電路62的輸出仏號之間的A N D邏輯演算結果；和邏輯閘L G1 6，用來輸出邏輯閘L G 1 2和L G1 4之各個輸出間的〇 R邏輯演算纟士果。· ATD產生電路61更具有；邏輯閘LG18，用來將"單°發脈波 0UT3和内部位址位元3〇的反相信號/a〇之間的〇R _算处果輸出到節點N3 ;邏輯閘LG20，用來將單發脈波内部位址位元a〇之間的0R演算結果輸出到節點N4 ;和邏輯閑 LG22和LG24，分別用來輸出位址變遷檢測信號/ΑΤ]) /ATDb 〇途輯閘L G 2 2將N A N D演算結果作為位址變遷檢測信號 /ATDb進行輸出，該NAND演算以節點N2和⑽之信號位準，和循環賦能信號/CE之反相信號作為其3個輸入。邏輯閘 LG2 4將NAND演算結果作為位址變遷檢測信號/ATDa進行輸出，該NAND演算以節點…和㈣之信號位準，和循環賦能信號/ CE之反相信號作為其3個輸入。利用此種構造，在位址位元A〇〜A16之某i個產生位準變 1之情況!!，或是猶環賦能信號/CE新被活性化之情況時，就在節點N1產生被活性化成為H位準之單發脈波。另外，依知内部位址位元a〇之位準，在a〇為，，〇(L位準）" 的&，况犄，即點Ν3之信號位準被設定在H位準，在aO之位準=1( Η位準）的情況時，節點N 4之信號位準被設定在η ，二二f外一方面，當響應循環賦能信號/CE之活性化， 4 早發脈波產生電路64之單發脈波〇UT3被活性化成為位 > 牯，在從新循環之開始起之期間td2的期間，節點们 540064

和N 4雙方被設定為η位準。起：二-：二tH:點1^ ’在從循環賦能信號/CE之活性化 ί ηΛ" Λ , ? fBl 5 ^ Μ ^ ^ 1 2 ^ ^ 為Η位準，在早發脈波⑽τ 3 α τ ί r 1」夕έ八山妈々* 為1位準的期間，依照邏輯閘 LG1 4之輸出變成為η位準。參照圖1 2 ’在響廣新的你/ /n? a ΐ w： ^ & τ μ、斤勺位址循環開始時，循環賦能信號 / C Ε被活性化成為L位準。* π y 一 v 0 y — A + 在问一位址循環内，依照位址位 70之下位2位兀A 0和A1作辦你淮^ ^ 不Λί 1口就位準的變化，用來變換位址。例如，在位址循環# A C 0，佑日” a ,、 ^ '、?、位址位元A 0和A 1的位準變

化，輸入連續4個位址。在1應循％賦旎#唬/CE之活性化時，因為節點N3和“ 均被e又疋為Η位準，所以位址變遷檢測信號/ATDa */ATDb 雙方同時被活性化。在同一位址循環内，在其以後之位址輸入時，因為單發脈波0UT3已經非活性化成為L位準，所以節點N3和㈣中之某一方，依照位址位元A0之位準被選擇性的設定在η位準。在響應此動作時’位址變遷檢測信號/ATDa*/ATDt)亦變成一次一個地交替被活性化。下面將說明行選擇信號γ〇〜γ3之產生。參照圖1 3 ’行解碼器5 0具有··邏輯閘l G ^ 〇，將内部位址位元a 0和a 1各個反相信號/ a 〇和/ a 1的A N D邏輯演算結果作為行選擇信號Y0的進行輸出；邏輯閘LG4 1，用來輸出内部位址位元a0和/a 1的AND邏輯演算結果；邏輯閘LG42，用來輸出内。卩位址位元/ a 0和a 1的A N D邏輯演算結果；和邏輯間

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五、發明說明（28) LG43，用來輸出内部伋一果。位址位―al的_邏輯演算結行解碼器50更具有：正反器31和測信號，/ATDb時進行動作.和正”在I應位址變遷檢檢測信號/ATDa時進行軏从口正反為32 ’在響應位址變遷 J至刀Ί乍。正及哭、Q 1 JL- 測信號/ A T D b之下降邊读4 〇曰應位址變遷檢

、、Ί ϋ 专進 ^丁動 4令，JKK LG40所輸出之行選擇作攸U端子取入邏輯閘 ,〇 ^YU ，在Q嫂工a y-以 32在響應位址變遷檢測信號魏：：：=。正反器作，從D端子取入邏輯閘Lr 牛邊♦日寸進行動正反器3 3在塑/1位& % i n * ，在Q端子進行輸出。 /么a 交遷檢測信號ATDb的下降、套鉍0士、隹行動作’從D端子取入遴鮭鬥τ Γ 4 牛邊.冰日進出。璉軻閘LG42之輸出，在Q端子進行輸行解碼器50更具有：邏輯問LG44，用 = =LG41之輸出之信號位準間的⑽邏^二為盯k擇L ·5虎Y 1的進行輸出；邏輯閘LG4 5， 32之Q端子和邏輯閘lG42之於ψ夕尸„老办、住BB ^ ^ 、」U4Z之輸出之#唬位準間的OR邏輯演算結果作為行選擇信號Y2的進行輸出；和邏輯閘!^46，用來將正^器33之Q端子和邏輯閘LG4 3之輸出之信號位準間的0R演异結果作為行選擇信號γ3的進行輸出。夢照圖1 4 ’位址#a〇〜#A3屬於同一個位址循環，位址 #A4〜#A7屬於下一個位址循環。在響應輸入位址之變化時’位址變遷檢測信號/ATDa和/ATDb依照圖〗2所說明之時序由ATD產生電路61產生。行選擇信號γ〇 ’與位址變遷檢測信號/ATDa和/ATDb之位

90】19876(替換第32頁 540064

五、發明說明（29) ::關，f内部位址位元a0和以雙方均為匕位準的期間被作节/λ τηκ行擇h ^Y1之信號位準’在響應位址變遷檢測 :k 之活性化時進行變化。行選擇信號γ 3之信號位準ΐ人選擇信號¥1相同之時序進行變化，其信號位準與 :ϊ ίj。丨唬γ 1具有互補之關係。行選擇信號γ2在響應位址，交，檢測信號/ATDai活性化時進行變化。雔=t、、+在新的位址循環之開始時，行選擇信號γ 0和γ 1之二π ! 1生化，在各個育料塊，於與各個副資料塊對應之感測放大器電路產生讀出資料。被=從位f#A〇變成#川寺，位址變遷檢測信號她成為L位it订遥擇^ #bY2變成為H位準，行選擇信號Y0變 ΐ ί :的：:乂此種方式，感測放大器電路遍〜SA7a 退仃新的貢料讀出。另外—古 SA7b之讀出資料被保持。，感測放大器電路SAOb〜 /A^h響f、從位址#A1變成#A2時，只有位址變遷檢測作？卢 /ATDb被活性化。在響應該動作時欢見Η口唬變成為L位準，行選擇信號¥3虹位、擇^=從Η位準 ^ ^ ^, t „SAOb ^SA7b 出。叮新的貢料讀然後’在響應從位址#A2變成#A3時 Η位準，但是行選擇信號γ2從η位準變成匕位、準^號Y3維持依照此種方式，經由設定行選擇信號γ 〇」準，可以實現圖4所說明之資料讀出動〜〜3之信號位

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QI ί9 2R 五、發明說明（30) 位元中之下位2位元使位址變化，用來推^ 但是亦可以同樣的使用下位之J位元（j : j $頁模態讀出，來進行頁模態讀出。在此種情况，變成之自然數）用 μ七人门,μ卢艾战為2J (=Κ個）之位址屬於同一位址循％。另外，在此種情況需要將以上所說明之了〇 ^ 選擇信號Y0〜Y3之選擇’擴伸成為實行2J個之行選擇俨號之選擇。與此對應的，第1副行選擇電路YG〇a^〇YG〇bu°所^ 使用之行選擇信號之位元數變少。圖15表示作為一實例之J = 3之情況時與行選擇有關之電路之構造。使圖1 5和圖2進行比較，在J = 3之情況時，利用第1副行選擇電路YGOaU和YGObU，並行的選擇各個資料塊⑽中之y =8個之讀出資料。然後，利用23 = 8個之行選擇信號γ〇〜 Υ7，用來控制第2副行選擇電路YG〇aL和YGObL之資料選擇。用以選擇感測放大器電路SAa *SAb之輸出之多工器 Μ X 0〜Μ X 7的構造’被设定成對應到感測放大器之個數，亦即與各個資料塊對應的副資料塊數之Ν。因為與各個資料塊對應之感測放大器數同樣為2個，所以多工器MX〇〜MX7 之構造與圖2之情況相同。上面已經詳細說明本發明之實施例，但宜瞭解者上述之說明只作舉例之用而無意用來限制本發明，本發明之範圍只由所附之申請專利範圍限制包含其範圍内之所有變更和變化。元件編號t之說明

90119876(替換）-].ptd 第34頁 540064 yi 'έ: 五、發明說明（31) 1 半導體記憶裝置 10 1己憶單元陣列 20, 30 位址緩衝器 DB0 〜DB7 資料塊 SDBOa,SDBOb 副資料塊 SAOa，SAOb 〜SA7a，SA7b 感測放大器電路 a 0 〜a 1 6 内部位址位元 /ATDb 位址變遷檢測信號 MXO 〜XM7 多工器 SDO 〜SD7 讀出資料 DO 〜D7 輸出資料 YGOa 行選擇電路 AO, A1 下位之位址位元 MCT 1己憶單元電晶體 70 m 出緩衝器

90] 19876(替換)-1.ptd 第35頁 540064 9L12, 2 a 圖式簡單說明圖1是概略方塊圖，用來記憶裝置1中盥續出動竹、，、"之貫施例之半導體 T .貝勒作相關的構造。圖2A用來說明用以實行圖1所示之選擇之電路構造的一實例。蛉版记憶瓜置1中行圖2B用來說明用以實行圖i所示之半導體選擇之電路構造的另一實例。。己丨思衣置1中行圖，用來表、示感測放大器電圖4疋日寸序圖，用來說明圖丨所示之讀出動作。卞♦紅记fe I置1的圖5是電路圖，用來表示ATD產生電路61的構造。圖6,電路圖，用來表示單發脈波產生電路“的構造。圖7是時序圖，用來說明單發脈波產生電路6 2的動作。圖8是電路圖，用來表示單發脈波產生電路63的構造。圖9是時序圖，用來說明單發脈波產生電路63的動^ : 圖10是電路圖，用來表示單發脈波產生電路64的構士圖11是時序圖，用來說明單發脈波產生電路64的動^ : 圖12是時序圖，用來說明ATD產生電路61的動作。圖1 3是方塊圖，用來說明行解碼器5 〇中用以產生與位位元的下位2位元A0和A1對應之行選擇信號γ〇〜γ3的部構造。、。伤圖1 4是時序圖 Y0 〜Y3 。來說明行解碼器50之產生行選擇_号虎圖1 5用來表示利用3位元之位址位元，使同一仏，及址循環内之位址變化的情況時，其中與行選擇有關之電的構

C:\專利案件總檔案\90\90119876\90119876(替換)-1.Ptd 第 36 頁 540064 _QU ρ..'_ 圖式簡單說明造。圖1 6是概略方塊圖，用來表示與習知之一般半導體記憶裝置之讀出動作有關的構造。圖1 7用來說明圖1 6所示之半導體裝置1 0 0的行選擇。圖1 8是時序圖，用來說明圖1 6所示之半導體記憶裝置 1 0 0的讀出動作。圖1 9是概略方塊圖，用來表示實行2位元組/頁之頁模態讀出之習知半導體記憶裝置11 0中與讀出動作有關的構造。圖2 0用來說明圖1 9所示之半導體記憶裝置1 1 0的行選擇。圖2 1是時序圖，用來說明圖1 9所示之半導體記憶裝置 1 1 0的讀出動作。圖22是概略方塊圖，用來說明實行4位元組/頁之頁模態讀出之半導體記憶裝置1 2 0中與讀出動作有關的構造。圖2 3用來說明圖2 2所示之半導體記憶裝置1 2 0的行選擇動作。圖2 4是時序圖，用來說明圖2 2所示之半導體記憶裝置 1 2 0的讀出動作。

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Claims

540064 -9Ll? PA 六、申請專利範圍 1 · 一種半導體記憶裝置，其係用來進行與具有一部份位元共同之第1號至第K號（K : 2以上之自然數）之κ個位址 (ADD)對應之資料輸出者，其具備有：資料塊（D B 0 )，具有被配置成行列狀之多個記憶單元，被分割成為N個（N : 2以上之自然數）之副資料塊 (SDBOa，SDBOb); N個感測放大器電路（s A 0 a，S A 0 b)，分別被設置成與上述多個副資料塊對應，各個用來對來自上述N個副資料塊中的對應1個讀出資料進行放大；各N個第1和第2資料選擇電路（YGOaU，YGObU，YGOaL， YGObL)，分別被設置成與上述N個副資料塊對應；上述各個第1資料選擇電路在上述N個副資料塊中對應的 1個，實行第1資料選擇用來選擇L個（L:K/N所示之整數）讀出資料；上述各個第2資料選擇電路在上述N個副資料塊中對應的 1個，實行第2資料選擇用來選擇上述L個讀出資料中的1 個；解碼電路（5 0 )，依照上述位址，用來變換上述N個第1和第2資料選擇電路各個中的上述第1和第2資料選擇；以及第3資料選擇電路（Μ x 0 )’被設置成與上述資料塊對應，依照上述N個副資科塊各個中的上述第1和第2資料選擇之組合進行選擇，用來接受被上述N個感測放大器電路分別放大之上述N個讀出資料，藉以選擇性地輸出與上述位址對應之1個讀出資料。

1 !1 I

mm IP 90119876(替換)-].ptd 第38頁 540064 六、申請專利範圍 '〜--- 2上=請專利範圍第1項之半導體記憶裝置，其中，個位址（则形成同-位址循環（#acg，#aci); 上述解碼電路(50) ’在上述同一位址循環内，當響應上 U位址之各個變遷時，用來變換 θ 路^ ^ #1 ί 21第2貨料選擇 Q 评1u的上述讀出資料之選擇。更ί:ϊ專利範圍第2項之半導體記憶裝置，其中， I、備有位址變遷檢測電路(61)，用之對個感測放大器電路叫，刪指示進灯新的讀出資料之放大；上述位址變遷檢測雷路尤卜；+、開始時，對上述N個感測放大哭^、位址循％(#A0，#A1)之讀出資料之放大^电路各個，指示進行新的上^位址變遷檢測電路在分別響應第2號以後之上述位輸入時’對上述N個感測放大器電路中與經上述解碼 =^變換上述讀出資料選擇之上述第2 f料選擇電路 aL’YGObL)對應之1個，指示進行新的讀出資料之放大。 4-如申請專利範圍第3項之半導體記憶裝置，其中，上述位址變遷檢測電路（61)在響應上述位址中之任何一個位兀的位準變遷時1上述N個感測放大器電路 (SAOa，SAOb)中之1個，指示進行新的讀出資料之放大。 5.如申請專利範圍第2項之半導體記憶裝置，其中，上述各個位址（ADD)包含上位位元（A2_A6)和不位位元 (AO, A1 );

第39頁 540064 91/12. 26 六、申請專利範圍在上述同一位址循環内，K個上述位址之上位位元為共同；上述各個第1資料選擇電路（YGOaU，YGObU)依照上述之上位位元，進行上述對應之1個副資料塊的上述第1資料選擇；和上述各個第2資料選擇電路（YGOaL，YGObL)依照上述下位位元，進行上述對應之1個副資料塊的上述第2資料選擇。 6. 如申請專利範圍第1項之半導體記憶裝置，其中，上述半導體記憶裝置為快閃記憶器。 7. 如申請專利範圍第1項之半導體記憶裝置，其中， N為2 ; 上述第3資料選擇電路（MX0)依照上述位址中指定的1個位元（A 0 )，實行上述讀出資料之選擇。

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