KR20080090682A - 반도체 메모리 장치의 비트라인 센스앰프 - Google Patents

반도체 메모리 장치의 비트라인 센스앰프

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KR20080090682A KR1020070033812A KR20070033812A KR20080090682A KR 20080090682 A KR20080090682 A KR 20080090682A KR 1020070033812 A KR1020070033812 A KR 1020070033812A KR 20070033812 A KR20070033812 A KR 20070033812A KR 20080090682 A KR20080090682 A KR 20080090682A
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Abstract

본 발명은 반도체 메모리 장치의 비트라인 센스앰프에 관한 것으로서, 센스앰프를 공유하는 공유 비트라인 구조의 반도체 메모리 장치에서 비트라인 센스앰프의 구조를 개선하여 데이터 페일을 방지할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 다수의 매트에 의해 공유되어 비트라인을 통해 인가되는 셀 데이터를 센싱 및 증폭하는 증폭수단과, 다수의 매트와 인접하게 배치되어 비트라인 균등화 신호에 따라 비트라인을 프리차지시키는 비트라인 프리차지 수단과, 증폭수단과 비트라인 프리차지 수단의 연결을 제어하는 비트라인 선택수단, 및 증폭수단과 비트라인 선택수단 사이에 연결되어 비트라인 균등화 신호에 따라 비트라인을 이퀄라이징시키는 이퀄라이징수단을 포함하고, 프리차지 동작시 비트라인 선택수단이 비활성화되어 비트라인 프리차지 수단과 증폭수단과의 연결이 차단되고, 비트라인 프리차지 수단에 의해 비트라인이 프리차지 된다.

Description

반도체 메모리 장치의 비트라인 센스앰프{Bit line sense amplifier of semiconductor memory device}
도 1은 일반적인 반도체 메모리 장치의 비트라인 센스앰프에 관한 회로도.
도 2a 및 도 2b는 도 1의 비트라인 센스앰프에서 패키지 마진 페일을 설명하기 위한 도면.
도 3은 본 발명에 따른 반도체 메모리 장치의 비트라인 센스앰프에 관한 회로도.
도 4는 본 발명에 따른 비트라인 센스앰프의 다른 실시예.
<도면의 주요부분에 대한 부호의 설명>
100,160 : 비트라인 프라치지부 110,150 : 비트라인 선택부
120 : 증폭부 130 : 이퀄라이징부
140 : 선택부
본 발명은 반도체 메모리 장치의 비트라인 센스앰프에 관한 것으로서, 센스앰프를 공유하는 공유 비트라인 구조의 반도체 메모리 장치에서 비트라인 센스앰프 의 구조를 개선하여 데이터 페일을 방지할 수 있도록 하는 기술이다.
주지된 바와 같이, 반도체 메모리 장치는 다수의 단위 셀을 구비하여 다수의 데이터를 저장할 수 있는 반도체 장치이다. 반도체 메모리 장치 중 가장 널리 사용되는 디램(DRAM)은 커패시터에 전하를 축적함으로써 데이터를 저장할 수 있는 메모리 장치로서, 커패시터와 스위치 역할을 하는 MOS 트랜지스터가 하나의 단위 셀을 이루고 있다.
메모리 장치는 반도체 기술이 발달하면서 더욱 고속 동작하도록, 더욱 고집적화되도록 발전하게 되었다. 특히, 디램의 고집적화를 위해서 면적의 대부분을 차지하는 다수의 단위 셀로 이루어진 셀 블록의 면적을 줄이는 것이 필요하다.
이를 위해, 디램의 단위 셀에 구비된 커패시터는 데이터가 유지될 수 있을 정도의 최소한의 전하량만을 축적하도록 구성된다. 이에 따라, 커패시터에 저장된 전하량은 매우 작으므로, 단위 셀에 저장된 데이터를 유지하는 신호를 외부로 출력할 때에는 비트라인 센스앰프를 통하여 증폭하여 출력한다.
한편, 초기에는 하나의 단위 셀에 하나의 비트라인 센스앰프가 대응되는 오픈 비트라인(open bit line) 구조의 메모리 셀 어레이를 사용하였다. 그러나, 디램이 고집적화되면서 하나의 커패시터와 하나의 MOS 트랜지스터로 구성된 단위 셀과, 4개의 MOS 트랜지스터로 구성된 비트라인 센스앰프를 각각 대응시켜 배치하는 데 큰 어려움이 생겼다.
즉, 오픈 비트라인 구조의 메모리 셀 어레이는 비트라인 센스앰프에 연결된 비트라인(BL)이 하나의 셀 블록과 연결되고, 비트라인 센스앰프에 연결된 비트라인 바(BLB)가 다른 하나의 셀 블록과 연결되어, 메모리에서 비트라인 센스앰프가 차지하는 면적이 커지게 되었다.
이를 해결하기 위해, 종래에는 2개의 단위 셀당 하나의 비트라인 센스앰프가 대응되도록 하는 폴디드 비트라인(folded bit line) 구조가 제안되었다. 여기서, 폴디드 비트라인 구조란 비트라인(BL)과 비트라인바(BLB)가 나란히 위치하는 구조이며, 하나의 비트라인 센스앰프에 두 개의 단위 셀이 연결되어 배치된다.
도 1은 일반적인 디램의 셀 어레이 및 비트라인 센스앰프를 나타낸 개략도이다. 여기서는 폴디드 비트 라인(Folded Bit line) 구조 및 래치형 비트 라인 센스앰프(Latch Type bit line sense amplifier)를 사용하는 경우를 예를 들어 설명한다.
DRAM의 단위 셀의 구성은 워드 라인 WL에 의해 조정되는 한 개의 NMOS 트랜지스터 T와, 한 개의 커패시터 C로 구성된다. 여기서, NMOS 트랜지스터 T의 드레인 단자는 비트 라인 BL에 연결되고, 소스 단자는 커패시터 C의 한쪽 전극과 연결된다.
그리고, 커패시터 C의 한쪽 전극은 라이트된 전하(charge)가 저장되는 저장 노드(storage node)로 정의한다. 커패시터 C의 또 다른 단자는 공통 셀 플레이트 라인에 연결되고, 셀 플레이트 라인을 통해 셀 플레이트 전압(VCP)이 인가된다. 셀 플레이트 전압은 하프(half) 전원전압(VDD)으로 정의한다. 여기서, 전원전압(VDD)은 셀의 하이(High) 동작 전압으로 정의한다.
래치형 비트 라인 센스앰프의 양 출력 단자는 비트 라인 쌍 BL,BLB에 연결된 다. 그리고, 하나의 센스앰프에 의해 두 개의 인접한 매트 MAT_U,MAT_D의 비트라인 쌍 BL,BLB에 실린 데이터를 센싱 및 증폭한다. 여기서, 매트 MAT_U와 연결된 비트라인 쌍을 BL_U,BLB_U으로 나타내고, 매트 MAT_D와 연결된 비트라인 쌍을 BL_D,BLB_D로 나타낸다.
그리고, 워드 라인 WL이 활성화되어 정(true) 비트 라인 BL에 셀 데이터가 전달되면 부(complement) 비트 라인 BLB은 기준전압(reference;REF)을 공급하게 된다. 반대로, 워드 라인 WL이 할성화되어 부 비트 라인 BLB에 셀 데이터가 전달되면 정 비트 라인 BL은 기준 전압을 공급하게 된다.
비트라인 센스앰프는 이퀄라이징부(10,70)와, 비트라인 선택부(20,60)와, 비트라인 프리차지부(30)와, 증폭부(40) 및 선택부(50)를 포함한다.
여기서, 이퀄라이징부(10,70)는 비트 라인 균등화 신호 BLEQ의 활성화시 비트 라인 쌍 BL,/BL 사이의 전압을 동일하게 균등화시킨다. 이퀄라이징부(10,70)는 비트라인 쌍 BL,BLB 사이에 연결되어 비트라인 균등화 신호 BLEQ에 따라 제어되는 NMOS트랜지스터 N1,N12를 포함한다.
그리고, 비트라인 선택부(20,60)는 비트 라인 선택 신호 BISH,BISL의 활성화시 증폭부(40)와 비트 라인 쌍 BL,BLB 사이의 데이터 교환이 이루어지도록 한다. 비트라인 선택부(20,60)는 매트 MAT_U,MAT_D 사이에 연결되어 비트 라인 선택 신호 BISH,BISL에 따라 제어되는 NMOS트랜지스터 쌍 N2,N3 및 NMOS트랜지스터 쌍 N10,N11을 포함한다.
또한, 비트라인 프리차지부(30)는 비트 라인 균등화 신호 BLEQ를 이용하여 비트 라인 쌍 BL,BLB에 비트 라인 프리차지 전압 VBLP을 공급하여 비트라인 쌍 BL,BLB을 프리차지 시킨다. 여기서, 비트 라인 프리차지 전압 VBLP는 하프(half) 전원전압(VDD)으로 정의한다. 비트라인 프리차지부(30)는 비트라인 쌍 BL,BLB 사이에 연결되어 공통 게이트 단자를 통해 비트라인 균등화 신호 BLEQ가 인가되고, 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 인가되는 NMOS트랜지스터 N4,N5를 포함한다.
증폭부(40)의 풀 업(pull-up) 활성화 단은 제어신호 RTO에 의해 조정되며, 풀 다운(pull-down) 활성화 단은 제어신호 SB에 의해 조정된다. 이에 따라, 증폭부(40)는 비트라인 쌍 BL,BLB에 인가된 데이터를 센싱하여 증폭한다. 증폭부(40)는 비트라인 쌍 BL,BLB 사이에 크로스 커플드 연결된 NMOS트랜지스터 N6,N7와 PMOS트랜지스터 P1,P2를 포함한다.
선택부(50)는 컬럼 선택 신호 Yi에 따라 비트 라인 센스앰프의 증폭부(40)와 데이터 버스 쌍 SIO,SIOB 사이의 데이터 입출력 동작을 제어한다. 선택부(50)는 비트라인 쌍 BL,BLB과 데이터 버스 쌍 SIO,SIOB 사이에 연결되어 공통 게이트 단자를 통해 컬럼 선택 신호 Yi가 인가되는 NMOS트랜지스터 N8,N9를 포함한다.
그리고, 상부 매트 MAT_U와 비트라인 센스앰프는 NMOS트랜지스터 N2,N3를 통해 연결된다. 또한, 하부 매트 MAT_D와 비트라인 센스앰프는 NMOS트랜지스터 N10,N11를 통해 연결된다.
그리고, 비트라인 선택신호 BISH, BISL에 따라 상부 및 하부의 매트 MAT_U,MAT_D를 구분하게 된다. 두 매트 MAT_U,MAT_D 중 한쪽 매트의 워드라인 WL 을 선택하게 되면 반대쪽 매트의 비트라인 선택 트랜지스터가 턴오프되어 비트라인 커패시턴스를 줄임으로써 센싱 마진을 향상시킬 수 있도록 한다. 또한, 두 매트 MAT_U,MAT_D의 비트라인 쌍 BL,BLB이 하나의 비트라인 센스앰프를 공유하게 된다.
이러한 구성을 갖는 디램(DRAM) 소자는 로오 어드레스를 입력받아 워드라인WL을 인에이블시킨 후, 컬럼 선택신호에 의해 비트라인 BL,BLB을 인에이블 시킴으로써 지정된 주소의 데이터를 리드(read) 및 라이트(write) 하는 메모리 소자이다. 즉, 일반적인 디램 칩의 셀 구조에서는 액티브 동작시 하나의 워드라인 WL이 선택되어 인에이블되고 셀 커패시터 C에 저장된 데이터가 비트라인 BL에 실리게 된다.
이때 발생한 비트라인 BL과 비트라인 바 BLB 간의 전위차를 센싱하여 비트라인 센스앰프가 동작을 하게 된다. 이러한 경우 한 개의 셀 커패시터 C에 저장된 하나의 데이터가 비트라인 BL에 실리게 되어 비트라인 BL과 비트라인 바 BLB 간의 전위차를 발생시키게 된다.
한편, 디램에서는 최초 웨이퍼가 생산된 이후에 테스트를 하게 되면 수많은 페일들이 발생하게 된다. 이러한 페일들은 여분으로 마련해둔 리던던시 셀로 치환 하여 다시 복구하게 된다. 이때, 페일된 셀들을 리던던시 셀로 치환하는 단위는 매트 단위, 2개의 매트 단위 또는 뱅크 단위로 할 수 있다.
특히, 로오(Row)에 관련된 페일의 경우는 대부분 뱅크 단위 또는 1/2 뱅크 단위로 리페어하게 된다. 그리고, 컬럼(Column)에 관련된 페일의 경우는 대부분 매트 단위로 리페어하게 된다.
그런데, 컬럼에 관련된 페일의 경우 매트 단위로 리페어를 수행하게 되면 실 제 동작시 페일이 발생한 컬럼의 데이터를 읽지는 않지만 페일을 유발시키는 결함(Defect) 자체는 그대로 존재하게 된다. 또한, 두 개의 매트가 하나의 센스앰프를 공유하는 구조에서는 하나의 매트에서 페일이 발생한 경우 다른 매트에도 영향을 주게 된다.
즉, 매트 MAT_U에서 셀의 워드라인 WL과 비트라인 BL이 쇼트(Short) 되는 불량이 발생한 경우를 가정한다. 프리차지시 워드라인 WL이 디스에이블된 후 비트라인 선택부(20,60)가 활성화되면 두 매트 MAT_U,MAT_D가 비트라인 센스앰프와 연결된다. 그리고, 이퀄라이징부(10,70)가 활성화되면 양 매트 MAT_U,MAT_D가 비트라인 프리차지 전압 VBLP으로 프리차지된다.
이러한 경우 매트 MAT_U의 (A)와 같은 페일에 의해 비트라인 프리차지 전압 VBLP이 전압 강하된다. 이에 따라, 비트라인 센스앰프를 공유하는 매트 MAT_D의 정상적인 셀들이 리드/라이트 동작시 데이터 센싱 마진 페일을 유발하게 된다. 이때, 매트 MAT_U의 로오(Row) 및 컬럼(Column) 페일은 각각 로오 및 컬럼 리던던시 셀로 대체되어 다른 정상적인 비트라인 센스앰프를 사용하게 된다.
도 2a 및 도 2b는 이러한 예를 보여주는 패키지 마진 페일의 비트맵(Bitmap) 양상을 나타낸다. 도 2a에서와 같이 1매트의 단위 컬럼 성 페일이 발생된 경우 패키지 테스트시 주요 수율 저하의 요인으로 작용하게 된다. 그리고, 도 2b에서와 같이 리페어 이전 상태의 비트맵 양상을 참조하면 동일한 비트라인 센스앰프를 공유하는 반대편 매트 MAT_U에서 R+C 페일(워드라인과 비트라인 간의 쇼트)이 발생하게 됨을 알 수 있다.
즉, 두 매트가 하나의 비트라인 센스앰프를 공유하는 경우 한쪽 매트의 셀이 물리적 결함에 의해 페일되어 리페어된 후 결함에 의한 일정한 누설전류가 발생하게 되어 반대편 매트의 정상적인 셀이 오동작을 일으킬 수 있다. 특히, 이러한 페일은 프로브 테스트시 잘 검출되지 않고 번인 테스트 이후에 결함에 의해 야기된 누설전류가 더욱 증가하게 되어 패키지 테스트시 마진 페일이 발생하게 된다.
본 발명은 센스앰프를 공유하는 공유 비트라인 구조의 반도체 메모리 장치에서 비트라인 센스앰프의 구조를 개선하여 데이터 페일을 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비트라인 센스앰프는, 다수의 매트에 의해 공유되어 비트라인을 통해 인가되는 셀 데이터를 센싱 및 증폭하는 증폭수단; 다수의 매트와 인접하게 배치되어 비트라인 균등화 신호에 따라 비트라인을 프리차지시키는 비트라인 프리차지 수단; 증폭수단과 비트라인 프리차지 수단의 연결을 제어하는 비트라인 선택수단; 및 증폭수단과 비트라인 선택수단 사이에 연결되어 비트라인 균등화 신호에 따라 비트라인을 이퀄라이징시키는 이퀄라이징수단을 포함하고, 프리차지 동작시 비트라인 선택수단이 비활성화되어 비트라인 프리차지 수단과 증폭수단과의 연결이 차단되고, 비트라인 프리차지 수단에 의해 비트라인이 프리차지되는 것을 특징으로 한다.
또한, 본 발명은 제 1매트와 연결되어 비트라인 균등화신호에 따라 비트라인 을 프리차지시키는 제 1비트라인 프리차지부; 제 2매트와 연결되어 비트라인 균등화신호에 따라 비트라인을 프리차지시키는 제 2비트라인 프리차지부; 제 1매트와 제 2매트에 의해 공유되어 비트라인을 통해 인가되는 셀 데이터를 센싱 및 증폭하는 증폭부; 제 1비트라인 프리차지부와 증폭부 사이의 연결을 제어하는 제 1비트라인 선택부; 제 2비트라인 프리차지부와 증폭부 사이의 연결을 제어하는 제 2비트라인 선택부; 및 증폭부와 제 2비트라인 선택부 사이에 연결되어 비트라인 균등화신호에 따라 비트라인을 이퀄라이징시키는 이퀄라이징부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 비트라인 센스앰프에 관한 회로도이다.
본 발명의 비트라인 센스앰프는 비트라인 프리차지부(100,160)와, 비트라인 선택부(110,150)와, 증폭부(120)와, 이퀄라이징부(130) 및 선택부(140)를 포함한다.
여기서, 비트라인 프리차지부(100)는 비트라인 균등화 신호 BLEQ의 활성화시 비트 라인 쌍 BL_U,BLB_U 사이의 전압을 비트라인 프리차지 전압 VBLP 레벨로 프리차지시킨다. 여기서, 비트 라인 프리차지 전압 VBLP는 하프(half) 코아전압(Vcore)으로 정의한다.
그리고, 비트라인 프리차지부(160)는 비트라인 균등화 신호 BLEQ의 활성화시 비트 라인 쌍 BL_D,BLB_D 사이의 전압을 비트라인 프리차지 전압 VBLP 레벨로 프리차지시킨다.
또한, 비트라인 선택부(110)는 비트라인 선택 신호 BISH의 활성화시 비트라인 프리차지부(100)와 연결된 비트 라인 쌍 BL_U,BLB_U과 증폭부(120) 사이의 데이터 교환이 이루어지도록 한다. 비트라인 선택부(150)는 비트라인 선택 신호 BISL의 활성화시 비트라인 프리차지부(160)와 연결된 비트 라인 쌍 BL_D,BLB_D과 선택부(140) 사이의 데이터 교환이 이루어지도록 한다.
두 개의 셀 매트 MAT_U,MAT_D는 비트라인 선택 신호 BISH,BISL에 따라 증폭부(120)와 선택적으로 연결된다. 그리고, 두 개의 셀 매트 MAT_U,MAT_D가 하나의 비트라인 센스앰프를 공유하게 된다. 여기서, 비트라인 선택 신호 BISH는 비트라인 선택신호 BISL의 반전 신호이다.
또한, 증폭부(120)의 풀 업(pull-up) 활성화 단은 제어신호 RTO에 의해 조정되며, 풀 다운(pull-down) 활성화 단은 제어신호 SB에 의해 조정된다. 이에 따라, 증폭부(120)는 비트라인 쌍 BL,BLB에 인가된 데이터를 센싱하여 증폭한다.
또한, 이퀄라이징부(130)는 비트라인 균등화 신호 BLEQ의 활성화시 비트 라인 쌍 BL,BLB 사이의 전압을 균등화시킨다. 선택부(140)는 컬럼 선택 신호 Yi에 의해 비트 라인 센스앰프의 증폭부(120)와 데이터 버스 쌍 SIO,SIOB 사이의 데이터 입출력 동작을 제어한다.
이러한 구성을 갖는 본 발명의 상세 회로 구성을 설명하면 다음과 같다.
먼저, 비트라인 프리차지부(100)는 NMOS트랜지스터 N13,N14를 포함한다. 여 기서, NMOS트랜지스터 N13,N14은 비트라인 쌍 BL,BLB 사이에 연결되어 공통 게이트 단자를 통해 비트라인 균등화 신호 BLEQ가 인가된다. NMOS트랜지스터 N13,N14는 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 인가된다.
비트라인 선택부(110)는 NMOS트랜지스터 N15,N16를 포함한다. NMOS트랜지스터 N15,N16는 비트라인 프리차지부(100)와 증폭부(120) 사이에 각각 연결되어 공통 게이트 단자를 통해 비트라인 선택신호 BISH가 인가된다.
그리고, 증폭부(120)는 크로스 커플드(Cross Coupled) 연결된 PMOS트랜지스터 P3,P4와 NMOS트랜지스터 N17,N18를 포함한다. PMOS트랜지스터 P3,P4는 공통 소스 단자를 통해 제어신호 RTO가 인가되고, NMOS트랜지스터 N17,N18는 공통 드레인 단자를 통해 제어신호 SB가 인가된다.
또한, 이퀄라이징부(130)는 NMOS트랜지스터 N19를 포함한다. NMOS트랜지스터 N19는 비트라인 쌍 BL,BLB 사이에 연결되어 게이트 단자를 통해 비트라인 균등화 신호 BLEQ가 인가된다.
선택부(140)는 NMOS트랜지스터 N20,N21를 포함한다. 여기서, NMOS트랜지스터 N20,N21는 비트라인 쌍 BL,BLB과 데이터 버스 쌍 SIO,SIOB 사이에 각각 연결되어 공통 게이트 단자를 통해 컬럼 선택 신호 Yi가 인가된다.
그리고, 비트라인 선택부(150)는 NMOS트랜지스터 N22,N23를 포함한다. NMOS트랜지스터 N22,N23는 선택부(140)와 비트라인 프리차지부(160) 사이에 각각 연결되어 공통 게이트 단자를 통해 비트라인 선택신호 BISL가 인가된다.
비트라인 프리차지부(160)는 NMOS트랜지스터 N24,N25를 포함한다. 여기서, NMOS트랜지스터 N24,N25는 비트라인 쌍 BL,BLB 사이에 연결되어 공통 게이트 단자를 통해 비트라인 균등화 신호 BLEQ가 인가된다. 그리고, NMOS트랜지스터 N24,N25는 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 인가된다.
도 4는 본 발명에 따른 비트라인 센스앰프의 다른 실시예이다.
본 발명의 비트라인 센스앰프는 비트라인 프리차지부(200,260)와, 비트라인 선택부(210,250)와, 증폭부(220)와, 이퀄라이징부(230) 및 선택부(240)를 포함한다.
여기서, 비트라인 프리차지부(200)는 비트라인 균등화 신호 BLEQ의 활성화시 비트 라인 쌍 BL_U,BLB_U 사이의 전압을 비트라인 프리차지 전압 VBLP 레벨로 프리차지시킨다.
그리고, 비트라인 프리차지부(260)는 비트라인 균등화 신호 BLEQ의 활성화시 비트 라인 쌍 BL_D,BLB_D 사이의 전압을 비트라인 프리차지 전압 VBLP 레벨로 프리차지시킨다.
또한, 비트라인 선택부(210)는 비트라인 선택 신호 BISH의 활성화시 비트라인 프리차지부(200)와 연결된 비트 라인 쌍 BL_U,BLB_U과 증폭부(220) 사이의 데이터 교환이 이루어지도록 한다. 비트라인 선택부(250)는 비트라인 선택 신호 BISL의 활성화시 비트라인 프리차지부(260)와 연결된 비트 라인 쌍 BL_D,BLB_D과 선택부(240) 사이의 데이터 교환이 이루어지도록 한다.
두 개의 셀 매트 MAT_U,MAT_D는 비트라인 선택 신호 BISH,BISL에 따라 증폭부(220)와 선택적으로 연결된다. 그리고, 두 개의 셀 매트 MAT_U,MAT_D가 하나의 비트라인 센스앰프를 공유하게 된다.
또한, 증폭부(220)의 풀 업(pull-up) 활성화 단은 제어신호 RTO에 의해 조정되며, 풀 다운(pull-down) 활성화 단은 제어신호 SB에 의해 조정된다. 이에 따라, 증폭부(220)는 비트라인 쌍 BL,BLB에 인가된 데이터를 센싱하여 증폭한다.
또한, 이퀄라이징부(230)는 비트라인 균등화 신호 BLEQ의 활성화시 비트 라인 쌍 BL,BLB 사이의 전압을 균등화시킨다. 선택부(250)는 컬럼 선택 신호 Yi에 의해 비트 라인 센스앰프의 증폭부(220)와 데이터 버스 쌍 SIO,SIOB 사이의 데이터 입출력 동작을 제어한다.
이러한 구성을 갖는 본 발명의 상세 회로 구성을 설명하면 다음과 같다.
먼저, 비트라인 프리차지부(200)는 NMOS트랜지스터 N26~N28를 포함한다. 여기서, NMOS트랜지스터 N27,N28은 비트라인 쌍 BL,BLB 사이에 연결되어 공통 게이트 단자를 통해 비트라인 균등화 신호 BLEQ가 인가된다. NMOS트랜지스터 N27,N28는 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 인가된다. 그리고, NMOS트랜지스터 N26는 비트라인 쌍 BL,BLB 사이에 연결되어 게이트 단자를 통해 비트라인 균등화 신호 BLEQ가 인가된다.
비트라인 선택부(210)는 NMOS트랜지스터 N29,N30를 포함한다. NMOS트랜지스터 N29,N30는 비트라인 프리차지부(200)와 증폭부(220) 사이에 각각 연결되어 공통 게이트 단자를 통해 비트라인 선택신호 BISH가 인가된다.
그리고, 증폭부(220)는 크로스 커플드(Cross Coupled) 연결된 PMOS트랜지스터 P5,P6와 NMOS트랜지스터 N31,N32를 포함한다. PMOS트랜지스터 P5,P6는 공통 소 스 단자를 통해 제어신호 RTO가 인가되고, NMOS트랜지스터 N31,N32는 공통 드레인 단자를 통해 제어신호 SB가 인가된다.
또한, 이퀄라이징부(230)는 NMOS트랜지스터 N33를 포함한다. NMOS트랜지스터 N33는 비트라인 쌍 BL,BLB 사이에 연결되어 게이트 단자를 통해 비트라인 균등화 신호 BLEQ가 인가된다.
선택부(240)는 NMOS트랜지스터 N34,N35를 포함한다. 여기서, NMOS트랜지스터 N34,N35는 비트라인 쌍 BL,BLB과 데이터 버스 쌍 SIO,SIOB 사이에 각각 연결되어 공통 게이트 단자를 통해 컬럼 선택 신호 Yi가 인가된다.
그리고, 비트라인 선택부(250)는 NMOS트랜지스터 N36,N37를 포함한다. NMOS트랜지스터 N36,N37는 선택부(240)와 비트라인 프리차지부(260) 사이에 각각 연결되어 공통 게이트 단자를 통해 비트라인 선택신호 BISL가 인가된다.
비트라인 프리차지부(260)는 NMOS트랜지스터 N38~N40를 포함한다. 여기서, NMOS트랜지스터 N38,N39는 비트라인 쌍 BL,BLB 사이에 연결되어 공통 게이트 단자를 통해 비트라인 균등화 신호 BLEQ가 인가된다. 그리고, NMOS트랜지스터 N38,N39는 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 인가된다. 또한, NMOS트랜지스터 N40는 비트라인 쌍 BL,BLB 사이에 연결되어 게이트 단자를 통해 비트라인 균등화 신호 BLEQ가 인가된다.
이러한 구성을 갖는 도 4의 실시예는 도 3에 비해 비트라인 프리차지부(260)에 NMOS트랜지스터 N26,N40를 더 포함하는 것이 상이하다. 도 4의 실시예는 비트라인 쌍 BL,BLB 쌍 사이에 NMOS트랜지스터 N26,N40를 더 포함하여 이퀄라이징 특성 을 더욱 향상시킬 수 있도록 한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다. 도 3 및 도 4의 비트라인 센스앰프의 동작은 동일하므로 본 발명에서는 도 3의 구성을 실시예로 하여 그 동작 과정을 설명하기로 한다.
먼저, 프리차지 구간에서는 비트 라인 쌍 BL,BLB의 전압과 비트 라인 센스앰프 제어신호들 RTO,SB이 비트 라인 프리차지 전압 VBLP으로 프리차지 된다. 여기서, 비트라인 프리차지 전압은 하프(half) 코아전압(Vcore)으로 정의하고, 셀 하이 전압(VDD)의 절반의 전압 값으로 정의한다.
그리고, 프리차지 구간에서 비트라인 선택신호 BISH,BISL에 따라 비트라인 선택부(110,150)가 비활성화된다. 이에 따라, NMOS트랜지스터 N15,N16,N22,N23가 턴오프되어 매트 MAT_U와 증폭부(120) 간의 연결이 차단되고, 매트 MAT_D와 선택부(140) 간의 연결이 차단된다.
그리고, 비트라인 균등화 신호 BLEQ에 따라 비트라인 프리차지부(100,160)와 이퀄라이징부(130)가 활성화되어 비트라인 쌍 BL,BLB을 비트라인 프리차지 전압 VBLP으로 프리차지 시킨다.
프리차지 동작시 비트라인 선택신호 BISH,BISL가 비활성화되므로 증폭부(120)와 비트라인 프리차지부(100,160) 사이의 연결이 차단된다. 이에 따라, 증폭부(120)가 프리차지 되도록 하기 위해 증폭부(120)와 인접하여 이퀄라이징부(130)를 배치한다. 따라서, 이퀄라이징부(130)의 균등화에 따라 증폭부(120)가 프리차지된다.
본 발명은 프리차지 구간에서 비트라인 선택부(110,150)가 비활성화되어 매트 MAT_U와 증폭부(120) 간의 연결이 차단되고, 매트 MAT_D와 선택부(140) 간의 연결이 차단된다. 이에 따라, 두 매트 MAT_U,MAT_D 간의 전기적인 연결이 차단되어 매트 MAT_U에 불량이 발생한 경우라도 정상적인 인접 매트 MAT_D에 이러한 불량이 전달되지 않도록 한다.
이후에, 액티브 명령이 인가되면 전하 분배(charge sharing)가 이루어진다. 그리고, 액티브 동작시 해당 블록을 선택하기 위한 비트라인 선택신호 BISH,BISL에 따라 NMOS트랜지스터 N15,N16,N24,N25 중 해당 트랜지스터 쌍이 턴온되어 선택된 매트가 비트라인 센스앰프와 연결된다. 전하 분배 구간에서는 워드 라인 WL이 활성화되어 비트 라인 쌍 BL,BLB에 셀의 데이터가 실리게 된다.
이어서, 센싱 및 증폭 구간에서는 비트 라인 쌍 BL,BLB에 실린 데이터를 증폭하기 위해 제어신호 SB는 그라운드 전압으로 천이시키고, 제어신호 RTO는 셀 하이 전압 VDD으로 천이시킨다. 이에 따라, 비트 라인 쌍 BL,BLB은 셀 하이 전압 (VDD)과 그라운드 전압으로 증폭된다.
다음에, 재저장(restore) 구간에서는 비트 라인 쌍 BL,BLB에서 증폭된 데이터를 셀에 다시 재기입(rewrite)하게 된다. 그리고, 재저장 동작이 완료되면 다시 프리차지 구간으로 진입하게 된다.
이상에서 설명한 바와 같이, 본 발명은 비트라인 센스앰프를 공유하는 인접 매트의 불량이 정상 매트에 전달되는 것을 차단하여 데이터 센싱 마진 페일을 방지 할 수 있도록 한다.
또한, 본 발명은 정상적인 셀들의 비트라인 프리차지 전압 레벨 저하에 따른 페일을 개선하여 전체 수율 및 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 다수의 매트에 의해 공유되어 비트라인을 통해 인가되는 셀 데이터를 센싱 및 증폭하는 증폭수단;
    상기 다수의 매트와 인접하게 배치되어 비트라인 균등화 신호에 따라 상기 비트라인을 프리차지시키는 비트라인 프리차지 수단;
    상기 증폭수단과 상기 비트라인 프리차지 수단의 연결을 제어하는 비트라인 선택수단; 및
    상기 증폭수단과 상기 비트라인 선택수단 사이에 연결되어 상기 비트라인 균등화 신호에 따라 상기 비트라인을 이퀄라이징시키는 이퀄라이징수단을 포함하고,
    프리차지 동작시 상기 비트라인 선택수단이 비활성화되어 상기 비트라인 프리차지 수단과 상기 증폭수단과의 연결이 차단되고, 상기 비트라인 프리차지 수단에 의해 상기 비트라인이 프리차지되는 것을 특징으로 하는 비트라인 센스앰프.
  2. 제 1항에 있어서, 상기 비트라인 선택수단은 액티브 동작시 활성화되는 것을 특징으로 하는 비트라인 센스앰프.
  3. 제 1항에 있어서, 상기 증폭수단은 상기 프리차지 동작시 상기 이퀄라이징 수단에 의해 이퀄라이징 됨을 특징으로 하는 비트라인 센스앰프.
  4. 제 1매트와 연결되어 비트라인 균등화신호에 따라 비트라인을 프리차지시키는 제 1비트라인 프리차지부;
    제 2매트와 연결되어 상기 비트라인 균등화신호에 따라 상기 비트라인을 프리차지시키는 제 2비트라인 프리차지부;
    상기 제 1매트와 상기 제 2매트에 의해 공유되어 상기 비트라인을 통해 인가되는 셀 데이터를 센싱 및 증폭하는 증폭부;
    상기 제 1비트라인 프리차지부와 상기 증폭부 사이의 연결을 제어하는 제 1비트라인 선택부;
    상기 제 2비트라인 프리차지부와 상기 증폭부 사이의 연결을 제어하는 제 2비트라인 선택부; 및
    상기 증폭부와 상기 제 2비트라인 선택부 사이에 연결되어 상기 비트라인 균등화신호에 따라 상기 비트라인을 이퀄라이징시키는 이퀄라이징부를 포함하는 것을 특징으로 하는 비트라인 센스앰프.
  5. 제 4항에 있어서, 상기 제 1비트라인 선택부는 프리차지 동작시 비활성화되어 상기 제 1매트와 상기 증폭부와의 연결이 차단되고, 상기 제 1비트라인 프리차지부에 의해 상기 비트라인이 프리차지 되는 것을 특징으로 하는 비트라인 센스앰프.
  6. 제 4항에 있어서, 상기 제 2비트라인 선택부는 프리차지 동작시 비활성화되 어 상기 제 2매트와 상기 증폭부와의 연결이 차단되고, 상기 제 2비트라인 프리차지부에 의해 상기 비트라인이 프리차지되는 것을 특징으로 하는 비트라인 센스앰프.
  7. 제 4항에 있어서, 상기 비트라인 선택수단은 액티브 동작시 활성화되는 것을 특징으로 하는 비트라인 센스앰프.
  8. 제 4항에 있어서, 상기 증폭부는 상기 프리차지 동작시 상기 이퀄라이징부에 의해 이퀄라이징 됨을 특징으로 하는 비트라인 센스앰프.
  9. 제 4항에 있어서, 컬럼 선택 신호에 의해 상기 증폭부와 데이터 버스 사이의 데이터 입출력 동작을 제어하는 선택부를 더 포함하는 것을 특징으로 하는 비트라인 센스앰프.
  10. 제 4항에 있어서, 상기 제 1비트라인 프리차지부와 상기 제 2비트라인 프리차지부는 상기 제 1매트와 상기 제 2매트의 인접 영역에 각각 배치됨을 특징으로 하는 비트라인 센스앰프.
  11. 제 4항에 있어서, 상기 제 1비트라인 프리차지부와 상기 제 2비트라인 프리차지부 각각은 상기 비트라인 균등화 신호에 따라 상기 비트라인을 비트라인 프리 차지 전압 레벨로 프리차지시키는 제 1 및 제 2트랜지스터를 포함하는 것을 특징으로 하는 비트라인 센스앰프.
  12. 제 11항에 있어서, 상기 제 1비트라인 프리차지부와 상기 제 2비트라인 프리차지부 각각은 상기 비트라인 균등화 신호에 따라 상기 비트라인을 이퀄라이징시키는 이퀄라이징 트랜지스터를 더 포함하는 것을 특징으로 하는 비트라인 센스앰프.
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