JP2014089784A - 半導体メモリおよび半導体メモリの製造方法 - Google Patents

Abstract

【課題】 センスアンプ領域内で互いに隣接するビット線間に電圧ストレスを印加し、半導体メモリの信頼性を向上する。
【解決手段】 半導体メモリは、複数の第１ビット線を含む第１セルアレイと、複数の第２ビット線を含む第２セルアレイと、第１および第２セルアレイの間に並列に配置される複数の第１センスアンプおよび複数の第２センスアンプと、第１センスアンプに接続される第１および第２ビット線を第１プリチャージ電圧線に接続する複数の第１プリチャージ回路と、第２センスアンプに接続される第１および第２ビット線を第２プリチャージ電圧線に接続する複数の第２プリチャージ回路と、テストモード中に第１プリチャージ電圧線にハイレベル電圧またはロウレベル電圧の一方を供給し、第２プリチャージ電圧線にハイレベル電圧またはロウレベル電圧の他方を供給する電圧供給部とを備える。
【選択図】 図１

Description

本発明は、半導体メモリおよび半導体メモリの製造方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリは、メモリセルに接続されたワード線およびビット線を有し、ビット線対の各々は、センスアンプ領域のプリチャージ回路に接続される。例えば、ビット線対の２つのビット線は、プリチャージ回路を介して互いに異なるプリチャージ電圧線に接続される。これにより、バーンインテスト時にビット線対の２つのビット線に互いに異なる電圧が印加可能になる（例えば、特許文献１参照）。あるいは、偶数番目のビット線対および奇数番目のビット線対は、プリチャージ回路を介して互いに異なるプリチャージ電圧線に接続される（例えば、特許文献２、３参照）。

また、ビット線対の２つのビット線がセンスアンプ部の両側のセルアレイにそれぞれ配置されるオープンビット線構造の半導体メモリが提案されている。この種の半導体メモリでは、テスト時に動作させないセンスアンプに接続されるビット線対は、プリチャージ回路を介してハイレベルまたはロウレベルに設定される（例えば、特許文献４参照。）。

特開２００４−３５５７２０号公報 特開平１０−３４０５９８号公報 特開２００１−２４３７９４号公報 特開２０００−２６６３００号公報

上述のように、プリチャージ電圧線を利用してセルアレイ内のビット線間にストレス電圧を印加する手法は提案されているが、センスアンプ領域内のビット線間にストレス電圧を印加する手法は提案されていない。例えば、センスアンプ領域内で互いに隣接するビット線の長さが長い場合、バーンインテスト等において、セルアレイ内のビット線だけでなく、センスアンプ領域内に配線されるビット線間にストレス電圧を印加することが好ましい。

１つの側面では、本発明の目的は、センスアンプ領域内で互いに隣接するビット線間に電圧ストレスを印加することで、半導体メモリの信頼性を向上することである。

本発明の一形態では、半導体メモリは、複数の第１ビット線にそれぞれ接続された複数のメモリセルを含む第１セルアレイと、複数の第２ビット線にそれぞれ接続された複数のメモリセルを含む第２セルアレイと、第１セルアレイおよび第２セルアレイの間に配置され、第１ビット線の１つと第２ビット線の１つとにそれぞれ接続された複数の第１センスアンプと、第１センスアンプの第１セルアレイ側または第２セルアレイ側に配置され、第１センスアンプに接続された第１ビット線の１つおよび第２ビット線の１つとは異なる第１ビット線の他の１つと第２ビット線の他の１つとにそれぞれ接続された複数の第２センスアンプと、第１センスアンプに接続される第１ビット線および第２ビット線を第１プリチャージ電圧線に接続する複数の第１プリチャージ回路と、第２センスアンプに接続される第１ビット線および第２ビット線を第２プリチャージ電圧線に接続する複数の第２プリチャージ回路と、通常動作モードにおいて第１プリチャージ電圧線および第２プリチャージ電圧線に所定のプリチャージ電圧を供給し、テストモード中に第１プリチャージ電圧線にハイレベル電圧またはハイレベル電圧より電圧値が低いロウレベル電圧の一方を供給し、第２プリチャージ電圧線にハイレベル電圧またはロウレベル電圧の他方を供給する電圧供給部とを備える。

センスアンプ領域内で互いに隣接するビット線間に電圧ストレスを印加することで、半導体メモリの信頼性を向上できる。

一実施形態における半導体メモリの例を示す。 別の実施形態における半導体メモリの例を示す。 別の実施形態における半導体メモリの例を示す。 図３に示したセルアレイおよびセンスアンプ領域の例を示す。 図４に示したセンスアンプ領域のビット線の配線の例を示す。 図５に示したセンスアンプ領域に配置されるセンスアンプおよびプリチャージ回路の例を示す。 図３に示した内部電圧生成部の例を示す。 図７に示した内部電圧生成部の動作の例を示す。 図３に示した半導体メモリにおける第１テストモードでの動作の例を示す。 図３に示した半導体メモリにおける第１テストモードでのセンスアンプ領域の動作の例を示す。 図３に示した半導体メモリにおける第２テストモードでの動作の例を示す。 図３に示した半導体メモリおける第２テストモードでのセンスアンプ領域の動作の例を示す。 別の実施形態における半導体メモリの例を示す。 図１３に示した内部電圧生成部の例を示す。 図１４に示したスイッチ制御回路およびスイッチ回路の例を示す。 図３および図１４に示した半導体メモリをテストするテストシステムの例を示す。

以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”を付した信号は、負論理を示す。図中の二重の四角印は、外部端子を示す。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示す。半導体メモリＭＥＭは、セルアレイＡＲＹ１、ＡＲＹ２、センスアンプ領域ＳＡＡおよび電圧供給回路ＶＳＰＬＹを有する。セルアレイＡＲＹ１は、ビット線ＢＬ１（ＢＬ１０、ＢＬ１１、ＢＬ１２、ＢＬ１３）にそれぞれ接続されたメモリセルＭＣを有する。セルアレイＡＲＹ２は、ビット線／ＢＬ１（／ＢＬ１０、／ＢＬ１１、／ＢＬ１２、／ＢＬ１３）にそれぞれ接続されたメモリセルＭＣを有する。例えば、ビット線ＢＬ１、／ＢＬ１は、相補のビット線対であり、半導体メモリＭＥＭは、オープンビット線構造を有する。

センスアンプ領域ＳＡＡは、セルアレイＡＲＹ１、ＡＲＹ２の間に配置され、複数組のセンスアンプＳＡ１、ＳＡ２および複数組のプリチャージ回路ＰＲＥ１、ＰＲＥ２を有する。センスアンプＳＡ１は、ビット線ＢＬ１の配列方向（図１の縦方向）に並び、ビット線ＢＬ１の１つとビット線／ＢＬ１の１つとにそれぞれ接続される。センスアンプＳＡ２は、ビット線／ＢＬ１の配列方向に並び、対応するセンスアンプＳＡ１のセルアレイＡＲＹ２側に配置され、ビット線ＢＬ１の１つとビット線／ＢＬ１の１つとにそれぞれ接続される。

プリチャージ回路ＰＲＥ１は、センスアンプＳＡ１に隣接して配置され、対応するセンスアンプＳＡ１に接続されるビット線ＢＬ１、／ＢＬ１をプリチャージ電圧線ＶＢＬＰ１に接続する。プリチャージ回路ＰＲＥ２は、センスアンプＳＡ２に隣接して配置され、対応するセンスアンプＳＡ２に接続されるビット線ＢＬ１、／ＢＬ１をプリチャージ電圧線ＶＢＬＰ２に接続する。

電圧供給回路ＶＳＰＬＹは、通常動作モードを示す通常動作モード信号ＮＯＲＭおよびテストモードを示すテストモード信号ＴＭを受けて動作する。電圧供給回路ＶＳＰＬＹは、通常動作モード中にビット線ＢＬ１、／ＢＬ１のプリチャージ電圧をプリチャージ電圧線ＶＢＬＰ１、ＶＢＬＰ２に供給する。

電圧供給回路ＶＳＰＬＹは、テストモード中に、プリチャージ電圧線ＶＢＬＰ１にハイレベル電圧またはロウレベル電圧の一方を供給し、プリチャージ電圧線ＶＢＬＰ２にハイレベル電圧またはロウレベル電圧の他方を供給する。これにより、ビット線ＢＬ１０、／ＢＬ１０、ＢＬ１２、／ＢＬ１２は、ハイレベル電圧またはロウレベル電圧の一方に設定され、ビット線ＢＬ１１、／ＢＬ１１、ＢＬ１３、／ＢＬ１３は、ハイレベル電圧またはロウレベル電圧の他方に設定される。

この実施形態では、一対のセンスアンプＳＡ１、ＳＡ２および一対のプリチャージ回路ＰＲＥ１、ＰＲＥ２は、ビット線ＢＬ１、／ＢＬ１の配線方向（図１の横方向）に沿って配置される。この場合、センスアンプ領域ＳＡＡ内で互いに隣接するビット線ＢＬ１、／ＢＬ１（例えば、ＢＬ１１と／ＢＬ１０）の配線長は長くなり、信頼度不良等の原因になる可能性がある。

しかしながら、この実施形態では、テストモード中に、センスアンプ領域ＳＡＡ内で互いに隣接するビット線ＢＬ１、／ＢＬ１（例えば、ＢＬ１１と／ＢＬ１０）は、ハイレベル電圧およびロウレベル電圧にそれぞれ設定される。すなわち、センスアンプ領域ＳＡＡ内で互いに隣接するビット線ＢＬ１、／ＢＬ１に電圧ストレスが印加される。これにより、ビット線ＢＬ１、／ＢＬ１間のショート不良等の加速テストを実行でき、半導体メモリＭＥＭの信頼性を向上できる。

なお、テストモードは、半導体メモリＭＥＭの製造工程におけるテスト工程で設定される。すなわち、テストモードによるビット線ＢＬ１、／ＢＬ１間のショート不良等の加速テストは、半導体メモリＭＥＭの製造方法の一部に含まれる。

図２は、別の実施形態における半導体メモリＭＥＭの例を示す。図１と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

この実施形態では、セルアレイＡＲＹ１は、互いに隣接する一対のビット線ＢＬ１（例えば、ＢＬ１０とＢＬ１１）の間に配置されたビット線ＢＬ０（ＢＬ００、ＢＬ０１、ＢＬ０２）と、ビット線ＢＬ０にそれぞれ接続されたメモリセルＭＣとを有する。セルアレイＡＲＹ２は、互いに隣接する一対のビット線／ＢＬ１（例えば、／ＢＬ１０と／ＢＬ１１）の間に配置されたビット線／ＢＬ２（／ＢＬ２０、／ＢＬ２１、／ＢＬ２２）と、ビット線／ＢＬ２にそれぞれ接続されたメモリセルＭＣとを有する。

また、半導体メモリＭＥＭは、図２において、セルアレイＡＲＹ１の左側に配置されたセンスアンプ領域ＳＡＡ０と、セルアレイＡＲＹ２の右側に配置されたセンスアンプ領域ＳＡＡ２とを有する。すなわち、半導体メモリＭＥＭは、セルアレイＡＲＹとセンスアンプ領域ＳＡＡとが交互に配置される。

センスアンプ領域ＳＡＡ０は、ビット線ＢＬ０にそれぞれ接続されたセンスアンプＳＡ３と、ビット線ＢＬ０をプリチャージ電圧線ＶＢＬＰ３に接続するプリチャージ回路ＰＲＥ３とを有する。各プリチャージ回路ＰＲＥ３は、センスアンプＳＡ３に隣接して配置される。なお、センスアンプ領域ＳＡＡと同様に、一対のセンスアンプＳＡ３および一対のプリチャージ回路ＰＲＥ３が、ビット線ＢＬ０の配線方向（図２の横方向）に沿って配置されてもよい。

センスアンプ領域ＳＡＡ２は、ビット線／ＢＬ２にそれぞれ接続されたセンスアンプＳＡ４と、ビット線／ＢＬ２をプリチャージ電圧線ＶＢＬＰ４に接続するプリチャージ回路ＰＲＥ４とを有する。各プリチャージ回路ＰＲＥ４は、センスアンプＳＡ４に隣接して配置される。なお、センスアンプ領域ＳＡＡと同様に、一対のセンスアンプＳＡ４および一対のプリチャージ回路ＰＲＥ４が、ビット線／ＢＬ２の配線方向（図２の横方向）に沿って配置されてもよい。

電圧供給回路ＶＳＰＬＹは、通常動作モードを示す通常動作モード信号ＮＯＲＭ、第１テストモードを示すテストモード信号ＴＭ１および第２テストモードを示すテストモード信号ＴＭ２を受けて動作する。電圧供給回路ＶＳＰＬＹは、通常動作モード中にプリチャージ電圧線ＶＢＬＰ１、ＶＢＬＰ２にビット線ＢＬ１、／ＢＬ１のプリチャージ電圧（例えば、半導体メモリＭＥＭ内の電源電圧の２分の１の値）を供給する。

電圧供給回路ＶＳＰＬＹは、第１テストモード中に、プリチャージ電圧線ＶＢＬＰ１、ＶＢＬＰ２にハイレベル電圧またはロウレベル電圧の一方を供給し、プリチャージ電圧線ＶＢＬＰ３、ＶＢＬＰ４にハイレベル電圧またはロウレベル電圧の他方を供給する。これにより、セルアレイＡＲＹ１内で互いに隣接するビット線ＢＬ１、ＢＬ０（例えば、ＢＬ１０とＢＬ００、あるいはＢＬ００とＢＬ１１）に電圧ストレスが印加される。また、セルアレイＡＲＹ２内で互いに隣接するビット線／ＢＬ１、／ＢＬ２（例えば、／ＢＬ１０と／ＢＬ２０、あるいは／ＢＬ２０と／ＢＬ１１）に電圧ストレスが印加される。すなわち、第１テストモードでは、セルアレイＡＲＹ１内のビット線ＢＬ０、ＢＬ１間のショート不良等の加速テストを実行でき、セルアレイＡＲＹ２内のビット線／ＢＬ１、／ＢＬ２間のショート不良等の加速テストを実行できる。

電圧供給回路ＶＳＰＬＹは、第２テストモード中にプリチャージ電圧線ＶＢＬＰ１にハイレベル電圧またはロウレベル電圧の一方を供給し、プリチャージ電圧線ＶＢＬＰ２にハイレベル電圧またはロウレベル電圧の他方を供給する。第２テストモード中、プリチャージ電圧線ＶＢＬＰ３、ＶＢＬＰ４は、ハイレベル電圧またはロウレベル電圧のいずれに設定されてもよい。これにより、第２テストモード中、図１と同様に、センスアンプ領域ＳＡＡ内で互いに隣接するビット線ＢＬ１、／ＢＬ１間のショート不良等の加速テストを実行できる。

なお、第１テストモードおよび第２テストモードは、半導体メモリＭＥＭの製造工程におけるテスト工程で設定される。すなわち、第１テストモードおよび第２テストモードによるビット線間のショート不良等の加速テストは、半導体メモリＭＥＭの製造方法の一部に含まれる。

図３は、別の実施形態における半導体メモリＭＥＭの例を示す。図１および図２と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、ＤＲＡＭあるいは擬似ＳＲＡＭ（Static Random Access Memory）である。半導体メモリＭＥＭは、コマンドデコーダ１０、テスト制御部１２、内部電圧生成部１４、アドレスバッファ１６、データ制御部１８、動作制御部２０およびメモリコア２２を有する。

コマンドデコーダ１０は、クロック信号ＣＬＫに同期してコマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤをデコードする。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを含む。コマンドデコーダ１０は、デコード結果に応じて、メモリコア２２のアクセス動作を実行させるために、アクティブコマンド信号ＡＣＴ、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲ、リフレッシュコマンド信号ＲＥＦおよびプリチャージコマンド信号ＰＲ等を出力する。また、コマンドデコーダ１０は、半導体メモリＭＥＭをテストするためのテストコマンドをデコードしたときに、テストコマンド信号ＴＥＳＺを出力する。

アクティブコマンド信号ＡＣＴは、コマンド端子ＣＭＤでアクティブコマンドを受けたときに生成される。アクティブコマンド信号ＡＣＴは、ワード線ＷＬおよびセンスアンプＳＡを活性化する制御と、活性化するセンスアンプＳＡに対応するプリチャージ回路ＰＲＥをオフする制御に使用される。読み出しコマンド信号ＲＤは、コマンド端子ＣＭＤで読み出しコマンドを受けたときに生成される。読み出しコマンド信号ＲＤは、読み出し動作の制御に使用される。書き込みコマンド信号ＷＲは、コマンド端子ＣＭＤで書き込みコマンドを受けたときに生成される。書き込みコマンド信号ＷＲは、書き込み動作の制御に使用される。リフレッシュコマンド信号ＲＥＦは、コマンド端子ＣＭＤでリフレッシュコマンドを受けたときに生成される。

リフレッシュコマンド信号ＲＥＦは、ワード線ＷＬおよびセンスアンプＳＡを活性化する制御と、活性化するセンスアンプＳＡに対応するプリチャージ回路ＰＲＥをオフする制御に使用される。プリチャージコマンド信号ＰＲは、コマンド端子ＣＭＤでプリチャージコマンドを受けたときに生成される。プリチャージコマンド信号ＰＲは、ワード線ＷＬおよびセンスアンプＳＡを非活性化する制御と、非活性化するセンスアンプＳＡに対応するプリチャージ回路ＰＲＥをオンする制御に使用される。

テスト制御部１２は、テストコマンド信号ＴＥＳＺとともに受けるロウアドレス信号ＲＡの値に応じて、テストモード信号ＴＭ１、ＴＭ２を出力する。また、テスト制御部１２は、テストモード信号ＴＭ１、ＴＭ２とともに、プリチャージ制御信号ＶＢＬＰＨ（ＶＢＬＰＨ０、ＶＢＬＰＨ１、ＶＢＬＰＨ２、ＶＢＬＰＨ３）、ＶＢＬＰＬ（ＶＢＬＰＬ０、ＶＢＬＰＬ１、ＶＢＬＰＬ２、ＶＢＬＰＬ３）を出力する。なお、テスト制御部１２は、テストコマンド信号ＴＥＳＺとともに受けるコラムアドレス信号ＣＡの値またはデータ信号ＤＱの値に応じて、テストモード信号ＴＭ１、ＴＭ２を出力してもよい。

テストモード信号ＴＭ１は、後述するセルアレイＡＲＹ内のビット線ＢＬ、／ＢＬの間に電圧ストレスを印加する第１テストモードＴＥＳＴ１中に出力される。テストモード信号ＴＭ２は、後述するセンスアンプ領域ＳＡＡ内のビット線ＢＬ、／ＢＬの間に電圧ストレスを印加する第２テストモードＴＥＳＴ２中に出力される。プリチャージ制御信号ＶＢＬＰＨ、ＶＢＬＰＬは、図８に示すように、通常動作モードＮＯＲＭおよび各テストモードＴＥＳＴ１、ＴＥＳＴ２において所定の論理レベルに設定される。

なお、テスト制御部１２は、半導体メモリＭＥＭの動作モードを設定するモードレジスタに含まれてもよい。この場合、テストコマンド信号ＴＥＳＺは、モードレジスタの値を設定するコマンド信号としてモードレジスタに供給される。さらに、テスト制御部１２が設けられる代わりに、テストモード信号ＴＭ１、ＴＭ２およびプリチャージ制御信号ＶＢＬＰＨ、ＶＢＬＰＬをそれぞれ受ける外部端子（テスト端子）が半導体メモリＭＥＭに設けられてもよい。

内部電圧生成部１４は、通常動作モード中に、電源電圧ＶＤＤおよび接地電圧ＶＳＳを用いて内部電源電圧ＶＩＩ、ＶＰＰ、ＶＡＲＹおよびプリチャージ電圧ＶＢＬＰ（ＶＢＬＰ０、ＶＢＬＰ１、ＶＢＬＰ２、ＶＢＬＰ３）を生成する。通常動作モードは、半導体メモリＭＥＭに電源電圧ＶＤＤが供給されたときに最初に設定される動作モードであり、半導体メモリＭＥＭがシステム上で動作するときの動作モードである。テストモードＴＥＳＴ１、ＴＥＳＴ２は、通常動作モード中にコマンド端子ＣＭＤでテストコマンドを受けたときに設定される。

内部電圧生成部１４は、電源電圧ＶＤＤを降圧または昇圧して電圧ＶＩＩを生成する。内部電圧生成部１４は、通常動作モードＮＯＲＭ（図８）中、電源電圧ＶＤＤを昇圧して電源電圧ＶＤＤより高い内部電源電圧ＶＰＰを生成し、電源電圧ＶＤＤを降圧して電源電圧ＶＤＤより低い内部電源電圧ＶＡＲＹを生成する。内部電源電圧ＶＩＩは、外部端子に接続される回路を除く内部回路に供給される。内部電源電圧ＶＰＰは、後述するワード線ＷＬのハイレベル電圧等に使用される。内部電源電圧ＶＡＲＹは、メモリコア２２内で、センスアンプＳＡ（図６）の電源電圧等に使用される。また、内部電源電圧ＶＡＲＹを抵抗分割等により降圧した電圧ＶＡＲＹ／２は、ビット線ＢＬ、／ＢＬのプリチャージ電圧に使用される。

内部電圧生成部１４は、第１テストモードＴＥＳＴ１および第２テストモードＴＥＳＴ２（図８）中に、内部電源電圧ＶＩＩおよびプリチャージ電圧ＶＢＬＰを生成し、外部端子で受けるハイレベル電圧ＥＶＰＰ、ＥＶＡＲＹを、内部電源線ＶＰＰ、ＶＡＲＹに供給する。ハイレベル電圧ＥＶＰＰは、通常動作モードＮＯＲＭ中に内部電圧生成部１４が生成する内部電源電圧ＶＰＰより高い。ハイレベル電圧ＥＶＡＲＹは、通常動作モードＮＯＲＭ中に内部電圧生成部１４が生成する内部電源電圧ＶＡＲＹより高い。なお、内部電圧生成部１４は、第１テストモードＴＥＳＴ１および第２テストモードＴＥＳＴ２中に、ハイレベル電圧ＶＰＰ、ＥＶＡＲＹを生成してもよい。

アドレスバッファ１６は、アドレス端子ＡＤを介してアドレス信号ＡＤを受け、受けたアドレス信号ＡＤをロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。半導体メモリＭＥＭがＤＲＡＭの場合、アドレスバッファ１６は、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを共通のアドレス端子ＡＤを用いて時分割で受ける。半導体メモリＭＥＭが擬似ＳＲＡＭの場合、アドレスバッファ１６は、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを異なるアドレス端子ＡＤで同じクロックサイクルで受ける。

アドレスバッファ１６は、ロウアドレス信号ＲＡをワードデコーダＷＤＥＣおよびテスト制御部１２に出力し、コラムアドレス信号ＣＡをコラムデコーダＣＤＥＣに出力する。なお、アドレスバッファ１６とワードデコーダＷＤＥＣとの間にロウアドレス信号ＲＡをプリデコードするプリデコーダが設けられてもよい。同様に、アドレスバッファ１６とコラムデコーダＣＤＥＣとの間にコラムアドレス信号ＣＡをプリデコードするプリデコーダが設けられてもよい。

データ制御部１８は、読み出し動作時に、メモリコア２２から出力されるデータ信号を、データバスＤＢを介して受け、受けたデータ信号をデータ端子ＤＱに出力する。データ端子ＤＱは、１ビットでもよく、複数ビットでもよい。データ制御部１８は、書き込み動作時に、データ端子ＤＱを介して受けるデータ信号ＤＱを、データバスＤＢを介してメモリコア２２に出力する。

動作制御部２０は、アクティブコマンド信号ＡＣＴ、リフレッシュコマンド信号ＲＥＦおよびプリチャージコマンド信号ＰＲに応答して、ワード線制御信号ＷＬＯＮ、イコライズ制御信号ＥＱＬ、センスアンプ制御信号ＳＡＥを生成する。また、動作制御部２０は、読み出しコマンド信号ＲＤおよび書き込みコマンド信号ＷＲに応答して、コラム制御信号ＣＬＥを生成する。

ワード線制御信号ＷＬＯＮは、ワードデコーダＷＤＥＣに供給され、ワード線ＷＬの活性化タイミングおよび非活性化タイミングに使用される。イコライズ制御信号ＥＱＬは、ワードデコーダＷＤＥＣに供給され、図６に示すプリチャージ回路ＰＲＥの制御タイミングに使用される。センスアンプ制御信号ＳＡＥは、ワードデコーダＷＤＥＣに供給され、図６に示すセンスアンプＳＡの制御タイミングに使用される。コラム制御信号ＣＬＥは、コラムデコーダＣＤＥＣに供給され、ビット線対ＢＬ、／ＢＬの所定数を選択的にデータバスＤＢに接続するコラムスイッチ部ＣＳＷの制御タイミングに使用される。

メモリコア２２は、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、コラムスイッチ部ＣＳＷ、セルアレイＡＲＹ（ＡＲＹ０、ＡＲＹ１、ＡＲＹ２、ＡＲＹ３、ＡＲＹ４）およびセンスアンプ領域ＳＡＡ（ＳＡＡ０、ＳＡＡ１、ＳＡＡ２、ＳＡＡ３）を有する。ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡにより示されるワード線ＷＬを、ワード線制御信号ＷＬＯＮに応答して活性化し、プリチャージコマンド信号ＰＲに応答して非活性化する。

また、ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡにより示されるセンスアンプ領域ＳＡＡのセンスアンプＳＡ（図６）を、センスアンプ制御信号ＳＡＥに応答して活性化し、プリチャージコマンド信号ＰＲに応答して非活性化する。ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡにより示されるセンスアンプ領域ＳＡＡのプリチャージ回路ＰＲＥ（図６）をワード線制御信号ＷＬＯＮに応答してオフし、プリチャージコマンド信号ＰＲに応答してオンする。

コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡにより示されるコラムスイッチ部ＣＳＷ内の所定数のコラムスイッチを、コラム制御信号ＣＬＥに応答してオンする。

各セルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックタイプのメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続されたビット線対ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有する。キャパシタの他端は、基準電圧線に接続される。セルアレイＡＲＹおよびセンスアンプ領域ＳＡＡの例は、図４から図６に示す。

図４は、図３に示したセルアレイＡＲＹおよびセンスアンプ領域ＳＡＡの例を示す。センスアンプ領域ＳＡＡ０は、セルアレイＡＲＹ０、ＡＲＹ１の間に配置され、センスアンプ領域ＳＡＡ１は、セルアレイＡＲＹ１、ＡＲＹ２の間に配置される。センスアンプ領域ＳＡＡ２は、セルアレイＡＲＹ２、ＡＲＹ３の間に配置され、センスアンプ領域ＳＡＡ３は、セルアレイＡＲＹ３、ＡＲＹ４の間に配置される。このように、セルアレイＡＲＹとセンスアンプ領域ＳＡＡは、交互に配置される。

なお、セルアレイＡＲＹおよびセンスアンプ領域ＳＡＡの数は、図４に限定されず、例えば、半導体メモリＭＥＭは、５個以上のセンスアンプ領域ＳＡＡを有してもよい。また、図４では、５個のセルアレイＡＲＹの間に４個のセンスアンプ領域ＳＡＡを配置する例を示すが、５個のセンスアンプ領域ＳＡＡの間に４個のセルアレイＡＲＹを配置してもよい。

各センスアンプ領域ＳＡＡは、隣接する一対のセルアレイＡＲＹの一方に配線されるビット線ＢＬ（例えば、ＢＬ００）と、隣接する一対のセルアレイＡＲＹの他方に配線されるビット線／ＢＬ（例えば、／ＢＬ００）に接続される。すなわち、半導体メモリＭＥＭは、相補のビット線ＢＬ、／ＢＬが互いに異なるセルアレイＡＲＹに配線されるオープンビット線構造を有する。

なお、図４に示した符号ＳＡは、図６に示すセンスアンプＳＡおよびプリチャージ回路ＰＲＥを示す。また、各セルアレイＡＲＹにおいて、図４の上下方向に配列されるビット線ＢＬ（または／ＢＬ）は、各セルアレイＡＲＹの両側のセンスアンプ領域ＳＡＡのセンスアンプＳＡに交互に接続される。センスアンプ領域ＳＡＡ０、ＳＡＡ２は、プリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１を受け、センスアンプ領域ＳＡＡ１、ＳＡＡ３は、プリチャージ電圧ＶＢＬＰ２、ＶＢＬＰ３を受ける。

図４において、ビット線ＢＬ、／ＢＬに付した２桁数字は、上位側が対応するセンスアンプ領域ＳＡＡの番号を示し、下位側がセルアレイＡＲＹ内の並び順（位置）を示す。なお、セルアレイＡＲＹ０内の符号ＤＢＬ１（ＤＢＬ１０、ＤＢＬ１１、ＤＢＬ１２、ＤＢＬ１３）は、例えば、ダミービット線ＤＢＬ１である。同様に、セルアレイＡＲＹ４の符号ビット線ＤＢＬ２（ＤＢＬ２０、ＤＢＬ２１、ＤＢＬ２２、ＤＢＬ２３）は、例えば、ダミービット線ＤＢＬ１である。

例えば、各ダミービット線ＤＢＬ１０、ＤＢＬ１１、ＤＢＬ１２、ＤＢＬ１３は、対応するビット線ＢＬ１０、ＢＬ１１、ＢＬ１２、ＢＬ１３とそれぞれ同じ電圧に設定される。例えば、各ダミービット線ＤＢＬ２０、ＤＢＬ２１、ＤＢＬ２２、ＤＢＬ２３は、対応するビット線ＢＬ２０、ＢＬ２１、ＢＬ２２、ＢＬ２３とそれぞれ同じ電圧に設定される。

図５は、図４に示したセンスアンプ領域ＳＡＡ２のビット線ＢＬ、／ＢＬの配線の例を示す。センスアンプ領域ＳＡＡ２において、例えば、２組のビット線対ＢＬ２０、／ＢＬ２０とＢＬ２１、／ＢＬ２１に対応するセンスアンプＳＡおよびプリチャージ回路ＰＲＥの領域は、ビット線ＢＬの配線方向（図５の横方向）に沿って並んで配置される。すなわち、センスアンプＳＡおよびプリチャージ回路ＰＲＥの領域は、図５の縦方向に２列に配置される。

これにより、センスアンプＳＡおよびプリチャージ回路ＰＲＥの領域を図５の縦方向に一列に配置する場合に比べて、センスアンプＳＡおよびプリチャージ回路ＰＲＥのレイアウト領域において、図５の縦方向の長さを増やすことができる。この結果、トランジスタやコンタクトの配置の自由度を増やすことができ、センスアンプＳＡおよびプリチャージ回路ＰＲＥのレイアウトの制約を減らすことができる。

この実施形態では、ビット線ＢＬ２０、／ＢＬ２０は、センスアンプＳＡおよびプリチャージ回路ＰＲＥのレイアウト領域における図５の上側に配線される。ビット線ＢＬ２１、／ＢＬ２１は、センスアンプＳＡおよびプリチャージ回路ＰＲＥのレイアウト領域における図５の下側に配線される。ビット線ＢＬ２２、／ＢＬ２２、ＢＬ２３、／ＢＬ２３の配線も同様である。

センスアンプＳＡおよびプリチャージ回路ＰＲＥのレイアウト領域が２列に配置される場合、例えば、ビット線／ＢＬ２０は、図５の右側に配置されるセンスアンプＳＡおよびプリチャージ回路ＰＲＥの領域を通って配線される。ビット線ＢＬ２１は、図５の左側に配置されるセンスアンプＳＡおよびプリチャージ回路ＰＲＥの領域を通って配線される。これにより、センスアンプＳＡおよびプリチャージ回路ＰＲＥの領域内で、例えばビット線／ＢＬ２０、ＢＬ２１が隣接して配線される領域が発生する。

すなわち、センスアンプＳＡおよびプリチャージ回路ＰＲＥのレイアウト領域が２列に配置される場合、センスアンプ領域ＳＡＡ内で互いに隣接して配線されるビット線ＢＬ、／ＢＬの長さは長くなる。センスアンプ領域ＳＡＡの両側にビット線ＢＬ、／ＢＬが配線されるオープンビット線構造では、オープンビット線構造に比べて、互いに隣接して配線されるビット線ＢＬ、／ＢＬの長さは長い。

このため、オープンビット線構造で、センスアンプＳＡおよびプリチャージ回路ＰＲＥのレイアウト領域が２列に配置される場合、センスアンプ領域ＳＡＡ内のビット線ＢＬ、／ＢＬに対して電圧ストレスを印加することで、信頼性は向上する。なお、図５に示したセンスアンプＳＡおよびプリチャージ回路ＰＲＥのレイアウト領域に配線されるビット線ＢＬ、／ＢＬの形状は、一例であり、他の折れ曲がり形状でもよい。

図６は、図５に示したセンスアンプ領域ＳＡＡ２に配置されるセンスアンプＳＡおよびプリチャージ回路ＰＲＥの例を示す。センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータを有する。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続される。各ＣＭＯＳインバータは、一対のｎＭＯＳトランジスタＮＴとｐＭＯＳトランジスタＰＴとを有する。

各ＣＭＯＳインバータのｐＭＯＳトランジスタＰＴのソースは、ゲートでセンスアンプ活性化信号／ＳＡＥ２を受けるｐＭＯＳトランジスタを介して内部電源電圧線ＶＡＲＹに接続される。各ＣＭＯＳインバータのｎＭＯＳトランジスタＮＴのソースは、センスアンプ活性化信号ＳＡＥ２を受けるｎＭＯＳトランジスタを介して接地線ＶＳＳに接続される。

センスアンプ活性化信号／ＳＡＥ２は、図３に示したセンスアンプ制御信号ＳＡＥに応答してロウレベルに活性化され、ｐＭＯＳトランジスＰＴのソースを内部電源電圧線ＶＡＲＹに接続する。センスアンプ活性化信号ＳＡＥ２は、図３に示したセンスアンプ制御信号ＳＡＥに応答してハイレベルに活性化され、ｎＭＯＳトランジスタＮＴのソースを接地線ＶＳＳに接続する。これにより、各ＣＭＯＳインバータはイネーブルになり、センスアンプＳＡは、ビット線対ＢＬ、／ＢＬの電圧差を差動増幅する。センスアンプＳＡが動作しないとき、センスアンプ活性化信号／ＳＡＥ２、ＳＡＥ２は、ハイレベル、ロウレベルにそれぞれ非活性化され、一対のＣＭＯＳインバータの各ノードは、ビット線ＢＬ（または／ＢＬ）に接続された出力ノードを除きフローティング状態に設定される。

プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＢＬＰ０（またはＶＢＬＰ１）に接続する一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのイコライズ用のｎＭＯＳトランジスタとを有する。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、イコライズ制御信号ＥＱＬ２を受ける。イコライズ制御信号ＥＱＬ２は、図３に示したイコライズ制御信号ＥＱＬに応答してハイレベルからロウレベルに非活性化され、ビット線ＢＬ、／ＢＬとプリチャージ電圧ＶＢＬＰ０（またはＶＢＬＰ１）との接続を解除する。また、プリチャージ回路ＰＲＥは、対応するメモリセルＭＣの非アクセス中に、ハイレベルのイコライズ制御信号ＥＱＬ２を受けて、ビット線ＢＬ、／ＢＬをプリチャージ電圧ＶＢＬＰ０（またはＶＢＬＰ１）に接続し、かつビット線ＢＬ、／ＢＬを互いに接続する。

なお、図６では、配線を分かりやすくするために、ビット線／ＢＬ０、ＢＬ１、／ＢＬ２、ＢＬ３を、横方向および縦方向に配線したが、実際のレイアウトでは、図５に示したように斜め方向に配線してもよい。

図７は、図３に示した内部電圧生成部１４の例を示す。図７は、プリチャージ電圧ＶＢＬＰ（ＶＢＬＰ０−ＶＢＬＰ３）をそれぞれ生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ（ＶＢＬＧＥＮ０−ＶＢＬＧＥＮ３）を示す。プリチャージ電圧生成回路ＶＢＬＧＥＮ０−ＶＢＬＧＥＮ３は、互いに同一または同様の回路であるため、プリチャージ電圧ＶＢＬＰ０を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ０について説明する。

プリチャージ電圧生成回路ＶＢＬＧＥＮ０は、コンパレータＣＭＰ１、ＣＭＰ２、ノア回路ＮＯＲ、ナンド回路ＮＡＮＤ、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１を有する。

コンパレータＣＭＰ１は、テストモード信号ＴＭ１２がロウレベルのとき、すなわち、通常動作モードＮＯＲＭ中に動作し、プリチャージ電圧ＶＢＬＰ０を基準電圧ＶＲＥＦＨと比較する。コンパレータＣＭＰ１は、プリチャージ電圧ＶＢＬＰ０が基準電圧ＶＲＥＦＨより低いときにハイレベルの検出信号ＬＤＥＴを出力し、プリチャージ電圧ＶＢＬＰ０が基準電圧ＶＲＥＦＨ以上のときにロウレベルの検出信号ＬＤＥＴを出力する。

コンパレータＣＭＰ１は、テストモード信号ＴＭ１２がハイレベルのとき、すなわち、第１テストモードＴＥＳＴ１中または第２テストモードＴＥＳＴ２中に、プリチャージ電圧ＶＢＬＰ０と基準電圧ＶＲＥＦＨとを比較する動作を停止する。コンパレータＣＭＰ１は、プリチャージ電圧ＶＢＬＰ０と基準電圧ＶＲＥＦＨとを比較する動作の停止中、ロウレベルの検出信号ＬＤＥＴを出力する。

コンパレータＣＭＰ２は、テストモード信号ＴＭ１２がロウレベルのとき、すなわち、通常動作モードＮＯＲＭ中に動作し、プリチャージ電圧ＶＢＬＰ０を基準電圧ＶＲＥＦＬと比較する。コンパレータＣＭＰ２は、プリチャージ電圧ＶＢＬＰ０が基準電圧ＶＲＥＦＬより高いときにロウレベルの検出信号ＨＤＥＴを出力し、プリチャージ電圧ＶＢＬＰ０が基準電圧ＶＲＥＦＬ以下のときにハイレベルの検出信号ＨＤＥＴを出力する。

コンパレータＣＭＰ２は、テストモード信号ＴＭ１２がハイレベルのとき、すなわち、第１テストモードＴＥＳＴ１中または第２テストモードＴＥＳＴ２中に、プリチャージ電圧ＶＢＬＰ０と基準電圧ＶＲＥＦＬとを比較する動作を停止する。コンパレータＣＭＰ２は、プリチャージ電圧ＶＢＬＰ０と基準電圧ＶＲＥＦＬとを比較する動作の停止中、ハイレベルの検出信号ＨＤＥＴを出力する。

基準電圧ＶＲＥＦＨは、基準電圧ＶＲＥＦＬより高く、基準電圧ＶＲＥＦＨ、ＶＲＥＦＬの中間値は、内部電源電圧ＶＡＲＹの２分の１の値（ＶＡＲＹ／２）である。電圧ＶＡＲＹ／２は、通常動作モードＮＯＲＭ中にビット線ＢＬ、／ＢＬのプリチャージ電圧として使用される。テストモード信号ＴＭ１２は、オア回路ＯＲにより、テストモード信号ＴＭ１、ＴＭ２のいずれかがハイレベルのときにハイレベルに設定され、テストモード信号ＴＭ１、ＴＭ２がともにロウレベルのときにロウレベルに設定される。すなわち、テストモード信号ＴＭ１２は、第１テストモードＴＥＳＴ１中または第２テストモードＴＥＳＴ２中にハイレベルに設定され、通常動作モードＮＯＲＭ中にロウレベルに設定される。

ノア回路ＮＯＲは、プリチャージ制御信号ＶＢＬＰＨ０またはコンパレータＣＭＰ１の出力のいずれかがハイレベルのときに、ｐＭＯＳトランジスタＰＴ１のゲートにロウレベルを出力する。換言すれば、ノア回路ＮＯＲは、通常動作モードＮＯＲＭ中にプリチャージ電圧ＶＢＬＰ０が基準電圧ＶＲＥＦＨより低いときにロウレベルを出力する。ノア回路ＮＯＲは、第１テストモードＴＥＳＴ１中または第２テストモードＴＥＳＴ２中にプリチャージ制御信号ＶＢＬＰＨ０がハイレベルのときにロウレベルを出力する。

ナンド回路ＮＡＮＤは、プリチャージ制御信号ＶＢＬＰＬ０またはコンパレータＣＭＰ２の出力のいずれかがロウレベルのときに、ｎＭＯＳトランジスタＮＴ１のゲートにハイレベルを出力する。換言すれば、ナンド回路ＮＡＮＤは、通常動作モードＮＯＲＭ中にプリチャージ電圧ＶＢＬＰ０が基準電圧ＶＲＥＦＬより高いときにハイレベルを出力する。ナンド回路ＮＡＮＤは、プリチャージ制御信号ＶＢＬＰＬ０がロウレベルのときにハイレベルを出力する。

ｐＭＯＳトランジスタＰＴ１は、内部電源電圧線ＶＡＲＹに接続されたソースと、プリチャージ電圧線ＶＢＬＰ０に接続されたドレインと、ノア回路ＮＯＲの出力に接続されたゲートとを有する。なお、内部電源電圧線ＶＡＲＹは、テストモードＴＥＳＴ１、ＴＥＳＴ２中、半導体メモリＭＥＭの外部から供給されるハイレベル電圧ＥＶＡＲＹに設定される。ｎＭＯＳトランジスタＮＴ１は、接地線ＶＳＳに接続されたソースと、プリチャージ電圧線ＶＢＬＰ０に接続されたドレインと、ナンド回路ＮＡＮＤの出力に接続されたゲートとを有する。

各プリチャージ電圧生成回路ＶＢＬＧＥＮ０、ＶＢＬＧＥＮ２のＮＯＲゲートおよびｐＭＯＳトランジスタＰＴ１は、第１スイッチ回路として機能する。第１スイッチ回路は、通常動作モードＮＯＲＭ中にハイレベルの検出信号ＬＤＥＴを受ける期間に、プリチャージ電圧線ＶＢＬＰ０、ＶＢＬＰ２を内部電源電圧線ＶＡＲＹに接続する。また、第１スイッチ回路は、第２テストモードＴＥＳＴ２中に検出信号ＬＤＥＴの論理レベルに拘わりなくプリチャージ電圧線ＶＢＬＰ０、ＶＢＬＰ２を内部電源電圧線ＶＡＲＹに接続する。

各プリチャージ電圧生成回路ＶＢＬＧＥＮ０、ＶＢＬＧＥＮ２のＮＡＮＤゲートおよびｎＭＯＳトランジスタＮＴ１は、第２スイッチ回路として機能する。第２スイッチ回路は、通常動作モードＮＯＲＭ中にロウレベルの検出信号ＨＤＥＴを受ける期間に、プリチャージ電圧線ＶＢＬＰ０、ＶＢＬＰ２を接地線ＶＳＳに接続する。また、第２スイッチ回路は、第２テストモードＴＥＳＴ２に検出信号ＨＤＥＴの論理レベルに拘わりなくプリチャージ電圧線ＶＢＬＰ０、ＶＢＬＰ２と接地線ＶＳＳとの接続を解除する。

各プリチャージ電圧生成回路ＶＢＬＧＥＮ１、ＶＢＬＧＥＮ３のＮＯＲゲートおよびｐＭＯＳトランジスタＰＴ１は、第３スイッチ回路として機能する。第３スイッチ回路は、通常動作モードＮＯＲＭ中にハイレベルの検出信号ＬＤＥＴを受ける期間に、プリチャージ電圧線ＶＢＬＰ１、ＶＢＬＰ３を内部電源電圧線ＶＡＲＹに接続する。また、第３スイッチ回路は、第２テストモードＴＥＳＴ２中に検出信号ＬＤＥＴの論理レベルに拘わりなくプリチャージ電圧線ＶＢＬＰ１、ＶＢＬＰ３と内部電源電圧線ＶＡＲＹとの接続を解除する。

各プリチャージ電圧生成回路ＶＢＬＧＥＮ１、ＶＢＬＧＥＮ３のＮＡＮＤゲートおよびｎＭＯＳトランジスタＮＴ１は、第４スイッチ回路として機能する。第４スイッチ回路は、通常動作モードＮＯＲＭ中にロウレベルの検出信号ＨＤＥＴを受ける期間に、プリチャージ電圧線ＶＢＬＰ１、ＶＢＬＰ３を接地線ＶＳＳに接続する。また、第４スイッチ回路は、第２テストモードＴＥＳＴ２中に検出信号ＨＤＥＴの論理レベルに拘わりなくプリチャージ電圧線ＶＢＬＰ１、ＶＢＬＰ３を接地線ＶＳＳに接続する。

図８は、図７に示した内部電圧生成部１４の動作の例を示す。通常動作モードＮＯＲＭ中、図３に示したテスト制御部１２は、ロウレベルのプリチャージ制御信号ＶＢＬＰＨ０、ＶＢＬＰＨ１、ＶＢＬＰＨ２、ＶＢＬＰＨ３およびハイレベルのプリチャージ制御信号ＶＢＬＰＬ０、ＶＢＬＰＬ１、ＶＢＬＰＬ２、ＶＢＬＰＬ３を出力する。図７に示した各プリチャージ電圧生成回路ＶＢＬＧＥＮ０では、ノア回路ＮＯＲは、コンパレータＣＭＰ１の出力を反転するインバータとして動作し、ナンド回路ＮＡＮＤは、コンパレータＣＭＰ２の出力を反転するインバータとして動作する。

例えば、プリチャージ電圧ＶＢＬＰ０を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ０では、プリチャージ電圧ＶＢＬＰ０が基準電圧ＶＲＥＦＨ以上のとき、ｎＭＯＳトランジスタＮＴ１がオンし、ｐＭＯＳトランジスタＰＴ１がオフする。これにより、プリチャージ電圧ＶＢＬＰ０は低下する。同様に、プリチャージ電圧ＶＢＬＰ０を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ０では、プリチャージ電圧ＶＢＬＰ０が基準電圧ＶＲＥＦＬより低いとき、ｐＭＯＳトランジスタＰＴ１がオンし、ｎＭＯＳトランジスタＮＴ１がオフする。これにより、プリチャージ電圧ＶＢＬＰ０は上昇する。以上の動作を繰り返すことで、プリチャージ電圧ＶＢＬＰ０は、基準電圧ＶＲＥＦＬ、ＶＲＥＦＨの間の電圧ＶＡＲＹ／２に設定される。プリチャージ電圧ＶＢＬＰ１、ＶＢＬＰ２、ＶＢＬＰ３を生成する他のプリチャージ電圧生成回路ＶＢＬＧＥＮ１−ＶＢＬＧＥＮ３の動作も、同様である。

第１テストモードＴＥＳＴ１中、テスト制御部１２は、ハイレベルのプリチャージ制御信号ＶＢＬＰＨ０、ＶＢＬＰＬ０、ＶＢＬＰＨ１、ＶＢＬＰＬ１およびロウレベルのプリチャージ制御信号ＶＢＬＰＨ２、ＶＢＬＰＬ２、ＶＢＬＰＨ３、ＶＢＬＰＬ３を出力する。また、第１テストモードＴＥＳＴ１中、テストモード信号ＴＭ１２は、テスト制御部１２からのハイレベルのテストモード信号ＴＭ１に応じて、ハイレベルに設定される。

ハイレベルのテストモード信号ＴＭ１２により、各プリチャージ電圧生成回路ＶＢＬＧＥＮ０−ＶＢＬＧＥＮ３では、コンパレータＣＭＰ１は比較動作を停止してロウレベルを出力し、コンパレータＣＭＰ２は比較動作を停止してハイレベルを出力する。これにより、例えば、プリチャージ電圧ＶＢＬＰ０を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ０のノア回路ＮＯＲは、プリチャージ制御信号ＶＢＬＰＨ０の論理を反転するインバータとして動作する。プリチャージ電圧ＶＢＬＰ０を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ０のナンド回路ＮＡＮＤは、プリチャージ制御信号ＶＢＬＰＬ０の論理を反転するインバータとして動作する。他のプリチャージ電圧生成回路ＶＢＬＧＥＮ１−ＶＢＬＧＥＮ３のノア回路ＮＯＲおよびナンド回路ＮＡＮＤもインバータとして動作する。

プリチャージ電圧ＶＢＬＰ０を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ０は、ハイレベルのプリチャージ制御信号ＶＢＬＰＨ０、ＶＢＬＰＬ０を受け、ｐＭＯＳトランジスタＰＴ１をオンし、ｎＭＯＳトランジスタＮＴ１をオフする。これにより、プリチャージ電圧ＶＢＬＰ０は、ハイレベル電圧ＥＶＡＲＹに設定される。同様に、プリチャージ電圧ＶＢＬＰ１を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ１は、ハイレベルのプリチャージ制御信号ＶＢＬＰＨ１、ＶＢＬＰＬ１を受け、プリチャージ電圧ＶＢＬＰ１をハイレベル電圧ＥＶＡＲＹに設定する。

プリチャージ電圧ＶＢＬＰ２を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ２は、ロウレベルのプリチャージ制御信号ＶＢＬＰＨ２、ＶＢＬＰＬ２を受け、プリチャージ電圧ＶＢＬＰ２を接地電圧ＶＳＳ（以下、ロウレベル電圧ＶＳＳとも称する）に設定する。プリチャージ電圧ＶＢＬＰ３を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ３は、ロウレベルのプリチャージ制御信号ＶＢＬＰＨ３、ＶＢＬＰＬ３を受け、プリチャージ電圧ＶＢＬＰ３をロウレベル電圧ＶＳＳに設定する。

第２テストモードＴＥＳＴ２中、テスト制御部１２は、ハイレベルのプリチャージ制御信号ＶＢＬＰＨ０、ＶＢＬＰＬ０、ＶＢＬＰＨ２、ＶＢＬＰＬ２およびロウレベルのプリチャージ制御信号ＶＢＬＰＨ１、ＶＢＬＰＬ１、ＶＢＬＰＨ３、ＶＢＬＰＬ３を出力する。また、第２テストモードＴＥＳＴ２中、テストモード信号ＴＭ１２は、テスト制御部１２からのハイレベルのテストモード信号ＴＭ２に応じて、ハイレベルに設定される。

ハイレベルのテストモード信号ＴＭ１２により、例えば、プリチャージ電圧ＶＢＬＰ０を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ０のノア回路ＮＯＲは、プリチャージ制御信号ＶＢＬＰＨ０の論理を反転するインバータとして動作する。プリチャージ電圧ＶＢＬＰ０を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ０のナンド回路ＮＡＮＤは、プリチャージ制御信号ＶＢＬＰＬ０の論理を反転するインバータとして動作する。他のプリチャージ電圧生成回路ＶＢＬＧＥＮ１−ＶＢＬＧＥＮ３のノア回路ＮＯＲおよびナンド回路ＮＡＮＤもインバータとして動作する。

プリチャージ電圧ＶＢＬＰ０を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ０は、第１テストモードＴＥＳＴ１と同様に、プリチャージ電圧ＶＢＬＰ０をハイレベル電圧ＥＶＡＲＹに設定する。同様に、プリチャージ電圧ＶＢＬＰ３を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ３は、第１テストモードＴＥＳＴ１と同様に、プリチャージ電圧ＶＢＬＰ３をロウレベル電圧ＶＳＳに設定する。

プリチャージ電圧ＶＢＬＰ１を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ１は、ロウレベルのプリチャージ制御信号ＶＢＬＰＨ１、ＶＢＬＰＬ１を受け、プリチャージ電圧ＶＢＬＰ１をロウレベル電圧ＶＳＳに設定する。プリチャージ電圧ＶＢＬＰ２を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮ２は、ハイレベルのプリチャージ制御信号ＶＢＬＰＨ２、ＶＢＬＰＬ２を受け、プリチャージ電圧ＶＢＬＰ２をハイレベル電圧ＥＶＡＲＹに設定する。

図９は、図３に示した半導体メモリＭＥＭにおける第１テストモードＴＥＳＴ１での動作の例を示す。図８に示したように、第１テストモードＴＥＳＴ１では、プリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１がハイレベル電圧ＥＶＡＲＹに設定され、プリチャージ電圧ＶＢＬＰ２、ＶＢＬＰ３がロウレベル電圧ＶＳＳに設定される。また、第１テストモードＴＥＳＴ１中、図３に示したワードデコーダＷＤＥＣは、センスアンプ領域ＳＡＡ０に出力するイコライズ制御信号ＥＱＬ０およびセンスアンプ制御信号／ＳＡＥ０をハイレベルに設定し、センスアンプ制御信号ＳＡＥ０をロウレベルに設定する。

同様に、ワードデコーダＷＤＥＣは、センスアンプ領域ＳＡＡ１に出力するイコライズ制御信号ＥＱＬ１およびセンスアンプ制御信号／ＳＡＥ１をハイレベルに設定し、センスアンプ制御信号ＳＡＥ１をロウレベルに設定する。ワードデコーダＷＤＥＣは、センスアンプ領域ＳＡＡ２に出力するイコライズ制御信号ＥＱＬ２およびセンスアンプ制御信号／ＳＡＥ２をハイレベルに設定し、センスアンプ制御信号ＳＡＥ２をロウレベルに設定する。ワードデコーダＷＤＥＣは、センスアンプ領域ＳＡＡ３に出力するイコライズ制御信号ＥＱＬ３およびセンスアンプ制御信号／ＳＡＥ３をハイレベルに設定し、センスアンプ制御信号ＳＡＥ３をロウレベルに設定する。

これにより、全てのプリチャージ回路ＰＲＥのｎＭＯＳトランジスタはオンし、全てのセンスアンプＳＡは非活性化される。例えば、イコライズ制御信号ＥＱＬ０、ＥＱＬ１、ＥＱＬ２、ＥＱＬ３のハイレベル電圧は、ハイレベル電圧ＥＶＡＲＹにプリチャージ回路ＰＲＥのｎＭＯＳトランジスタの閾値電圧ＶＴを加えた値より高く設定される。これにより、ハイレベル電圧ＥＶＡＲＹを受けるプリチャージ回路ＰＲＥに接続されるビット線ＢＬ、／ＢＬは、ハイレベル電圧ＥＶＡＲＹに設定される。

そして、センスアンプ領域ＳＡＡ０、ＳＡＡ２に接続されたビット線ＢＬ、／ＢＬは、ハイレベル電圧ＥＶＡＲＹに設定され、センスアンプ領域ＳＡＡ１、ＳＡＡ３に接続されたビット線ＢＬ、／ＢＬは、ロウレベル電圧ＶＳＳに設定される。図９では、ハイレベル電圧ＥＶＡＲＹに設定されるビット線ＢＬ、／ＢＬを実線で示し、ロウレベル電圧ＶＳＳに設定されるビット線ＢＬ、／ＢＬを破線で示す。第１テストモードＴＥＳＴ１では、各セルアレイＡＲＹ０−ＡＲＹ４内の互いに隣接するビット線ＢＬ（または／ＢＬ）に逆レベルの電圧を印加することで、セルアレイＡＲＹ０−ＡＲＹ４内のバーンインテストが実施される。

図１０は、図３に示した半導体メモリＭＥＭにおける第１テストモードＴＥＳＴ１でのセンスアンプ領域ＳＡＡ２の動作の例を示す。図９に示したように、各センスアンプ領域ＳＡＡに接続されるビット線ＢＬ、／ＢＬは、第１テストモードＴＥＳＴ１中に同じ電圧に設定される。このため、第１テストモードＴＥＳＴ１では、センスアンプ領域ＳＡＡ内で互いに隣接するビット線ＢＬ、／ＢＬにストレスは印加されない。

図１１は、図３に示した半導体メモリＭＥＭにおける第２テストモードＴＥＳＴ２での動作の例を示す。図８に示したように、第２テストモードＴＥＳＴ２では、プリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ２がハイレベル電圧ＥＶＡＲＹに設定され、プリチャージ電圧ＶＢＬＰ１、ＶＢＬＰ３がロウレベル電圧ＶＳＳに設定される。イコライズ制御信号ＥＱＬ０、ＥＱＬ１、ＥＱＬ２、ＥＱＬおよびセンスアンプ制御信号ＳＡＥ０、／ＳＡＥ０、ＳＡＥ１、／ＳＡＥ１、ＳＡＥ２、／ＳＡＥ２、ＳＡＥ３、／ＳＡＥ３のレベルは、第１テストモードＴＥＳＴ１中と同様である。これにより、全てのプリチャージ回路ＰＲＥのｎＭＯＳトランジスタはオンし、全てのセンスアンプＳＡは非活性化される。

そして、第２テストモードＴＥＳＴ２では、末尾の数字が偶数のビット線ＢＬ、／ＢＬ（例えば、ＢＬ２０、／ＢＬ２０）がハイレベル電圧ＥＶＡＲＹに設定され、末尾の数字が奇数のビット線ＢＬ、／ＢＬ（例えば、ＢＬ２１、／ＢＬ２１）がロウレベル電圧ＶＳＳに設定される。図１１では、ハイレベル電圧ＥＶＡＲＹに設定されるビット線ＢＬ、／ＢＬを実線で示し、ロウレベル電圧ＶＳＳに設定されるビット線ＢＬ、／ＢＬを破線で示す。

第２テストモードＴＥＳＴ２では、センスアンプ領域ＳＡＡ内のビット線ＢＬ（または／ＢＬ）は、２本ごとに異なる電圧レベルに設定されるため、電圧ストレスが印加されないビット線ＢＬ、／ＢＬが生じる。なお、第２テストモードＴＥＳＴ２では、図１２に示すように、各センスアンプ領域ＳＡＡ内の互いに隣接するビット線ＢＬ、／ＢＬに逆レベルの電圧を印加することで、センスアンプ領域ＳＡＡ内のバーンインテストが実施される。

なお、第２テストモードＴＥＳＴ２では、ダミービット線ＤＢＬ１、ＤＢＬ２は、ハイレベル電圧、ロウレベル電圧またはフローティング状態のいずれに設定されてもよい。

図１２は、図３に示した半導体メモリＭＥＭにおける第２テストモードＴＥＳＴ２でのセンスアンプ領域ＳＡＡ２の動作の例を示す。図９に示したように、各センスアンプ領域ＳＡＡにおいて、末尾の数字が偶数のビット線ＢＬ、／ＢＬは、ハイレベル電圧ＥＶＡＲＹに設定され、末尾の数字が奇数のビット線ＢＬ、／ＢＬは、ロウレベル電圧ＶＳＳに設定される。これにより、各センスアンプ領域ＳＡＡ内の互いに隣接するビット線ＢＬ、／ＢＬに逆レベルの電圧を印加でき、センスアンプ領域ＳＡＡ内のバーンインテストを実施できる。

以上、この実施形態においても、図１および図２に示した実施形態と同様に、センスアンプ領域ＳＡＡ内で互いに隣接するビット線ＢＬ、／ＢＬに電圧ストレスを印加する。これにより、ビット線ＢＬ、／ＢＬ間のショート不良等の加速テストを実行でき、半導体メモリＭＥＭの信頼性を向上できる。

さらに、通常動作モードＮＯＲＭ中のプリチャージ電圧である電圧ＶＡＲＹ／２を生成するプリチャージ電圧生成回路ＶＢＬＧＥＮを利用して、第１および第２テストモードＴＥＳＴ１、ＴＥＳＴ２中にプリチャージ回路ＰＲＥに供給するハイレベル電圧およびロウレベル電圧を生成できる。換言すれば、通常動作モードＮＯＲＭ中に使用するプリチャージ電圧の生成と、第１および第２テストモードＴＥＳＴ１、ＴＥＳＴ２中に使用するハイレベル電圧およびロウレベル電圧の生成を、１種類のプリチャージ電圧生成回路ＶＢＬＧＥＮにより生成できる。

図１３は、別の実施形態における半導体メモリＭＥＭの例を示す。図３と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、ＤＲＡＭあるいは疑似ＳＲＡＭである。

この実施形態では、半導体メモリＭＥＭは、図３に示したテスト制御部１２および内部電圧生成部１４の代わりに、テスト制御部１２Ａおよび内部電圧生成部１４Ａを有する。半導体メモリＭＥＭのその他の構成は、図３と同一または同様である。

テスト制御部１２Ａは、図３に示したテスト制御部１２におけるプリチャージ制御信号ＶＢＬＰＨ０−ＶＢＬＰＨ３、ＶＢＬＰＬ０−ＶＢＬＰＬ３を生成する機能を持たない。内部電圧生成部１４Ａは、テストモードＴＥＳＴ１、ＴＥＳＴ２中に、プリチャージ制御信号ＶＢＬＰＨ０−ＶＢＬＰＨ３、ＶＢＬＰＬ０−ＶＢＬＰＬ３を受けることなくプリチャージ電圧ＶＢＬＰ０−ＶＢＬＰ３を生成することを除き、図３に示した内部電圧生成部１４と同様に動作する。

図１４は、図１３に示した内部電圧生成部１４Ａの例を示す。内部電圧生成部１４Ａは、コンパレータＣＭＰ１、ＣＭＰ２、ｐＭＯＳトランジスタＰＴ、ｎＭＯＳトランジスタＮＴ、スイッチ制御回路ＳＷＣＮＴおよびスイッチ回路ＳＷ０、ＳＷ１を有する。コンパレータＣＭＰ１、ＣＭＰ２、ｐＭＯＳトランジスタＰＴおよびｎＭＯＳトランジスタＮＴは、図７に示したコンパレータＣＭＰ１、ＣＭＰ２、ｐＭＯＳトランジスタＰＴおよびｎＭＯＳトランジスタＮＴと同一または同様である。

コンパレータＣＭＰ１は、電圧線ＶＡＲＹ／２が基準電圧ＶＲＥＦＨより低いときにハイレベルを出力し、電圧線ＶＡＲＹ／２が基準電圧ＶＲＥＦＨ以上のときにロウレベルを出力する。コンパレータＣＭＰ２は、電圧線ＶＡＲＹ／２が基準電圧ＶＲＥＦＬより低いときにハイレベルを出力し、電圧線ＶＡＲＹ／２が基準電圧ＶＲＥＦＬ以上のときにロウレベルを出力する。これにより、図７に示した内部電圧生成部１４と同様に、電圧線ＶＡＲＹ／２に電圧ＶＡＲＹ／２が生成される。

なお、コンパレータＣＭＰ１は、第１および第２テストモードＴＥＳＴ１、ＴＥＳＴ２中に、電圧の比較動作を停止し、ハイレベルを出力してもよい。同様に、コンパレータＣＭＰ２は、第１および第２テストモードＴＥＳＴ１、ＴＥＳＴ２中に、電圧の比較動作を停止し、ロウレベルを出力してもよい。

スイッチ制御回路ＳＷＣＮＴは、テストモード信号ＴＭ１、ＴＭ２がともにロウレベルのときに通常動作モード信号ＮＯＲＭをハイレベルに設定する。スイッチ制御回路ＳＷＣＮＴは、テストモード信号ＴＭ１がハイレベル、テストモード信号ＴＭ２がロウレベルのときに、テストモード信号ＴＥＳＴ１をハイレベルに設定する。スイッチ制御回路ＳＷＣＮＴは、テストモード信号ＴＭ１がロウレベル、テストモード信号ＴＭ２がハイレベルのときに、テストモード信号ＴＥＳＴ２をハイレベルに設定する。

スイッチ回路ＳＷ０は、通常動作モード信号ＮＯＲＭおよびテストモード信号ＴＥＳＴ１、ＴＥＳＴ２の論理レベルに応じて、プリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１を電圧ＶＡＲＹ／２、ハイレベル電圧ＥＶＡＲＹまたはロウレベル電圧ＶＳＳのいずれかに設定する。スイッチ回路ＳＷ１は、通常動作モード信号ＮＯＲＭおよびテストモード信号ＴＥＳＴ１、ＴＥＳＴ２の論理レベルに応じて、プリチャージ電圧ＶＢＬＰ２、ＶＢＬＰ３を電圧ＶＡＲＹ／２、ハイレベル電圧ＥＶＡＲＹまたはロウレベル電圧ＶＳＳのいずれかに設定する。

図１５は、図１４に示したスイッチ制御回路ＳＷＣＮＴおよびスイッチ回路ＳＷ０、ＳＷ１の例を示す。スイッチ制御回路ＳＷＣＮＴは、ノア回路ＮＯＲ１、アンド回路ＡＮＤ１、ＡＮＤ２を有する。ノア回路ＮＯＲ１は、テストモード信号ＴＭ１、ＴＭ２を受け、通常動作モード信号ＮＯＲＭを出力する。アンド回路ＡＮＤ１は、テストモード信号ＴＭ１とテストモード信号ＴＭ２の反転論理とを受け、テストモード信号ＴＥＳＴ１を出力する。アンド回路ＡＮＤ２は、テストモード信号ＴＭ１の反転論理とテストモード信号ＴＭ２とを受け、テストモード信号ＴＥＳＴ２を出力する。

スイッチ回路ＳＷ０は、スイッチＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、ＳＷｅ、ＳＷｆを有する。例えば、スイッチＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、ＳＷｅ、ＳＷｆは、ＣＭＯＳ伝達ゲートである。スイッチＳＷａは、通常動作モード信号ＮＯＲＭがハイレベルのときに電圧線ＶＡＲＹ／２をプリチャージ電圧線ＶＢＬＰ０に接続する。スイッチＳＷｂは、通常動作モード信号ＮＯＲＭがハイレベルのときに電圧線ＶＡＲＹ／２をプリチャージ電圧線ＶＢＬＰ１に接続する。

スイッチＳＷｃは、テストモード信号ＴＥＳＴ１がハイレベルのときにハイレベル電圧線ＥＶＡＲＹをプリチャージ電圧線ＶＢＬＰ０に接続する。スイッチＳＷｄは、テストモード信号ＴＥＳＴ１がハイレベルのときにハイレベル電圧線ＥＶＡＲＹをプリチャージ電圧線ＶＢＬＰ１に接続する。

スイッチＳＷｅは、テストモード信号ＴＥＳＴ２がハイレベルのときにハイレベル電圧線ＥＶＡＲＹをプリチャージ電圧線ＶＢＬＰ０に接続する。スイッチＳＷｆは、テストモード信号ＴＥＳＴ２がハイレベルのときにロウレベル電圧線ＶＳＳをプリチャージ電圧線ＶＢＬＰ１に接続する。

スイッチ回路ＳＷ１は、スイッチＳＷｇ、ＳＷｈ、ＳＷｉ、ＳＷｊ、ＳＷｋ、ＳＷｌを有する。例えば、スイッチＳＷｇ、ＳＷｈ、ＳＷｉ、ＳＷｊ、ＳＷｋ、ＳＷｌは、ＣＭＯＳ伝達ゲートである。スイッチＳＷｇは、通常動作モード信号ＮＯＲＭがハイレベルのときに電圧線ＶＡＲＹ／２をプリチャージ電圧線ＶＢＬＰ２に接続する。スイッチＳＷｈは、通常動作モード信号ＮＯＲＭがハイレベルのときに電圧線ＶＡＲＹ／２をプリチャージ電圧線ＶＢＬＰ３に接続する。

スイッチＳＷｉは、テストモード信号ＴＥＳＴ１がハイレベルのときにロウレベル電圧線ＶＳＳをプリチャージ電圧線ＶＢＬＰ２に接続する。スイッチＳＷｊは、テストモード信号ＴＥＳＴ１がハイレベルのときにロウレベル電圧線ＶＳＳをプリチャージ電圧線ＶＢＬＰ３に接続する。

スイッチＳＷｋは、テストモード信号ＴＥＳＴ２がハイレベルのときにハイレベル電圧線ＥＶＡＲＹをプリチャージ電圧線ＶＢＬＰ２に接続する。スイッチＳＷｌは、テストモード信号ＴＥＳＴ２がハイレベルのときにロウレベル電圧線ＶＳＳをプリチャージ電圧線ＶＢＬＰ３に接続する。

図１５に示したスイッチ制御回路ＳＷＣＮＴおよびスイッチ回路ＳＷ０、ＳＷ１により、内部電圧生成部１４Ａは、図８と同じ動作を実行する。これにより、図１３に示した半導体メモリＭＥＭにおいても、図９から図１２と同様のバーンインテストを実施できる。

図１６は、図３および図１４に示した半導体メモリＭＥＭをテストするテストシステムＴＳＹＳの例を示す。テストシステムＴＳＹＳは、半導体メモリＭＥＭの製造工程で使用される。半導体メモリＭＥＭは、後述するテストが実施されることにより製造される。

まず、半導体製造工程により半導体ウエハＷＡＦ上に複数の半導体メモリＭＥＭが形成される。半導体メモリＭＥＭは、半導体ウエハＷＡＦから切り出される前にテスタＴＳによりテストされる。テスタＴＳは制御信号だけでなく、電源電圧ＶＤＤ、接地電圧ＶＳＳおよびハイレベル電圧ＥＶＰＰ、ＥＶＡＲＹを半導体メモリＭＥＭに出力する。テスタＴＳは、半導体メモリＭＥＭのアクセスを制御するコントローラの一例である。

半導体メモリＭＥＭは、例えば、プローブカードのプローブＰＲＢを介してテスタＴＳに接続される。図１５では、１つの半導体メモリＭＥＭがテスタＴＳに接続されるが、複数の半導体メモリＭＥＭをテスタＴＳに一度に接続してもよい。テスタＴＳに一度に接続する半導体メモリＭＥＭの数は、テスタＴＳの端子数と半導体メモリＭＥＭの端子数に依存する。テスタＴＳは、クロック信号ＣＬＫ、コマンド信号ＣＭＤ、アドレス信号ＡＤおよびデータ信号ＤＱを半導体メモリＭＥＭに供給し、データ信号ＤＱを半導体メモリＭＥＭから受ける。

テスタＴＳは、半導体メモリＭＥＭを通常動作モードＮＯＲＭから第１テストモードＴＥＳＴ１に移行し、図９に示したセルアレイＡＲＹ内のビット線ＢＬ、／ＢＬのバーンインテストを実施する。また、テスタＴＳは、半導体メモリＭＥＭを通常動作モードＮＯＲＭから第２テストモードＴＥＳＴ２に移行し、図１２に示したセンスアンプ領域ＳＡＡ内のビット線ＢＬ、／ＢＬのバーンインテストを実施する。なお、テスタＴＥＳＴは、パッケージングされた半導体メモリＭＥＭをテストするために使用されてもよい。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥コマンドデコーダ；１２、１２Ａ‥テスト制御部；１４、１４Ａ‥内部電圧生成部；１６‥アドレスバッファ；１８‥データ制御部；２０‥動作制御部；２２‥メモリコア；ＡＲＹ‥セルアレイ；ＢＬ、／ＢＬ‥ビット線；ＣＤＥＣ‥コラムデコーダ；ＣＳＷ‥コラムスイッチ部；ＥＱＬ‥イコライズ制御信号；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＰＲＥ‥プリチャージ回路；ＳＡ‥センスアンプ；ＳＡＡ‥センスアンプ領域；ＳＡＥ‥センスアンプ制御信号；ＳＷ０、ＳＷ１‥スイッチ回路；ＳＷＣＮＴ‥スイッチ制御回路；ＴＥＳＺ‥テストコマンド信号；ＴＭ、ＴＭ１、ＴＭ２‥テストモード信号；ＴＳ‥テスタ；ＴＳＹＳ‥テストシステム；ＶＡＲＹ‥内部電源電圧；ＶＢＬＧＥＮ‥プリチャージ電圧生成回路；ＶＢＬＰ‥プリチャージ電圧；ＶＢＬＰＨ、ＶＢＬＰＬ‥プリチャージ制御信号；ＶＩＩ‥内部電源電圧；ＶＰＰ‥内部電源電圧；ＶＳＰＬＹ‥電圧供給回路；ＷＡＦ‥半導体ウエハ；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線

Claims (4)

1. 複数の第１ビット線にそれぞれ接続された複数のメモリセルを含む第１セルアレイと、
   複数の第２ビット線にそれぞれ接続された複数のメモリセルを含む第２セルアレイと、
   前記第１セルアレイおよび前記第２セルアレイの間に配置され、前記第１ビット線の１つと前記第２ビット線の１つとにそれぞれ接続された複数の第１センスアンプと、
   前記第１センスアンプの前記第１セルアレイ側または前記第２セルアレイ側に配置され、前記第１センスアンプに接続された前記第１ビット線の１つおよび前記第２ビット線の１つとは異なる前記第１ビット線の他の１つと前記第２ビット線の他の１つとにそれぞれ接続された複数の第２センスアンプと、
   前記第１センスアンプに接続される前記第１ビット線および前記第２ビット線を第１プリチャージ電圧線に接続する複数の第１プリチャージ回路と、
   前記第２センスアンプに接続される前記第１ビット線および前記第２ビット線を第２プリチャージ電圧線に接続する複数の第２プリチャージ回路と、
   通常動作モードにおいて前記第１プリチャージ電圧線および前記第２プリチャージ電圧線に所定のプリチャージ電圧を供給し、テストモード中に前記第１プリチャージ電圧線にハイレベル電圧または前記ハイレベル電圧より電圧値が低いロウレベル電圧の一方を供給し、前記第２プリチャージ電圧線に前記ハイレベル電圧または前記ロウレベル電圧の他方を供給する電圧供給部と
   を備えていることを特徴とする半導体メモリ。
2. 前記第１セルアレイは、互いに隣接する一対の前記第１ビット線の間に配置された複数の第３ビット線と、前記第３ビット線にそれぞれ接続されたメモリセルとを含み、
   前記第２セルアレイは、互いに隣接する一対の前記第２ビット線の間に配置された複数の第４ビット線と、前記第４ビット線にそれぞれ接続されたメモリセルとを含み、
   前記半導体メモリは、さらに、
   前記第１セルアレイに対して前記第１センスアンプと反対側に配置され、前記第３ビット線にそれぞれ接続された複数の第３センスアンプと、
   前記第２セルアレイに対して前記第２センスアンプと反対側に配置され、前記第４ビット線にそれぞれ接続された複数の第４センスアンプと、
   前記第３センスアンプに隣接して配置され、対応する第３センスアンプに接続された前記第３ビット線を第３プリチャージ電圧線に接続する複数の第３プリチャージ回路と、
   前記第４センスアンプに隣接して配置され、対応する第４センスアンプに接続された前記第４ビット線を第４プリチャージ電圧線に接続する複数の第４プリチャージ回路と
   を備え、
   前記電圧供給部は、前記テストモードに含まれる第１テストモードにおいて前記第１プリチャージ電圧線および前記第２プリチャージ電圧線に前記ハイレベル電圧または前記ロウレベル電圧の一方を供給し、前記第３プリチャージ電圧線および前記第４プリチャージ電圧線に前記ハイレベル電圧または前記ロウレベル電圧の他方を供給し、前記テストモードに含まれる第２テストモードにおいて前記第１プリチャージ電圧線に前記ハイレベル電圧または前記ロウレベル電圧の一方を供給し、前記第２プリチャージ電圧線に前記ハイレベル電圧または前記ロウレベル電圧の他方を供給すること
   を特徴とする請求項１記載の半導体メモリ。
3. 前記電圧供給部は、
   前記第１プリチャージ電圧線に供給する第１電圧を生成する第１電圧生成回路と、
   前記第２プリチャージ電圧線に供給する第２電圧を生成する第２電圧生成回路と
   を備え、
   前記第１電圧生成回路は、
   前記通常動作モードにおいて動作し、前記第１電圧が第１基準電圧より低いときに第１検出信号を出力する第１コンパレータと、
   前記通常動作モードにおいて動作し、前記第１電圧が前記第１基準電圧より低い第２基準電圧より高いときに第２検出信号を出力する第２コンパレータと、
   前記通常動作モードにおいて前記第１検出信号を受けている期間に、前記第１電圧を出力する第１出力ノードを前記ハイレベル電圧が供給されるハイレベル電圧線に接続し、前記テストモードにおいて前記第１検出信号に拘わりなく前記第１出力ノードを前記ハイレベル電圧線に接続する第１スイッチ回路と、
   前記通常動作モードにおいて前記第２検出信号を受けている期間に、前記第１電圧を出力する第１出力ノードを前記ロウレベル電圧が供給されるロウレベル電圧線に接続し、前記テストモードにおいて前記第２検出信号に拘わりなく前記第１出力ノードと前記ロウレベル電圧線との接続を解除する第２スイッチ回路と
   を備え、
   前記第２電圧生成回路は、
   前記通常動作モードにおいて動作し、前記第２電圧が第１基準電圧より低いときに第３検出信号を出力する第３コンパレータと、
   前記通常動作モードにおいて動作し、前記第２電圧が前記第１基準電圧より低い第２基準電圧より高いときに第４検出信号を出力する第４コンパレータと、
   前記通常動作モードにおいて前記第３検出信号を受けている期間に、前記第２電圧を出力する第２出力ノードを前記ハイレベル電圧線に接続し、前記テストモードにおいて前記第３検出信号に拘わりなく前記第２出力ノードと前記ハイレベル電圧線との接続を解除する第３スイッチ回路と、
   前記通常動作モードにおいて前記第４検出信号を受けている期間に、前記第２電圧を出力する第２出力ノードを前記ロウレベル電圧線に接続し、前記テストモードにおいて前記第４検出信号に拘わりなく前記第２出力ノードを前記ロウレベル電圧線に接続する第４スイッチ回路と
   を備えていることを特徴とする請求項１記載の半導体メモリ。
4. 複数の第１ビット線にそれぞれ接続された複数のメモリセルを含む第１セルアレイと、複数の第２ビット線にそれぞれ接続された複数のメモリセルを含む第２セルアレイと、前記第１セルアレイおよび前記第２セルアレイの間に配置され、前記第１ビット線の１つと前記第２ビット線の１つとにそれぞれ接続され、前記第１ビット線の配列方向に並ぶ複数の第１センスアンプと、前記第１センスアンプの前記第１セルアレイ側または前記第２セルアレイ側に配置され、前記第１センスアンプに接続された前記第１ビット線の１つおよび前記第２ビット線の１つとは異なる前記第１ビット線の他の１つと前記第２ビット線の他の１つとにそれぞれ接続され、前記第１ビット線の配列方向に並ぶ複数の第２センスアンプと、前記第１センスアンプに隣接して配置され、対応する第１センスアンプに接続される前記第１ビット線および前記第２ビット線を第１プリチャージ電圧線に接続する複数の第１プリチャージ回路と、前記第２センスアンプに隣接して配置され、対応する第２センスアンプに接続される前記第１ビット線および前記第２ビット線を第２プリチャージ電圧線に接続する複数の第２プリチャージ回路と、前記第１プリチャージ電圧線および前記第２プリチャージ電圧線に電圧を供給する電圧供給部とを備えた半導体メモリの製造方法であって、
   テストモードにおいて、前記電圧供給部から前記第１プリチャージ電圧線にハイレベル電圧または前記ハイレベル電圧より電圧値が低いロウレベル電圧の一方を供給し、前記電圧供給部から前記第２プリチャージ電圧線に前記ハイレベル電圧または前記ロウレベル電圧の他方を供給し、
   前記第１センスアンプ、前記第２センスアンプ、前記第１プリチャージ回路および前記第２プリチャージ回路の配置領域内で互いに隣接する前記第１ビット線および前記第２ビット線の間に電圧ストレスを印加すること
   を特徴とする半導体メモリの製造方法。

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