KR20100018936A - 센스 앰프를 제어하는 반도체 집적 회로 - Google Patents

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Abstract

반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 외부 명령 신호에 응답하여 내부 리드 및 내부 라이트 명령 신호를 제공하는 명령어 디코더, 및 상기 명령어 디코더와 연결되며, 리드 모드시에는 테스트 모드 신호에 응답하여 상기 내부 리드 명령 신호의 활성화 타이밍을 제어함으로써 내부 리드 명령 지연 신호를 제공하는 지연 제어부를 포함한다.
Figure P1020080077702
센스 앰프, 워드라인, 비트라인, 센싱 시점

Description

센스 앰프를 제어하는 반도체 집적 회로{Semiconductor Integrated Circuit for Controlling a Sense Amplifier}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 센스 앰프를 제어하는 반도체 집적 회로에 관한 것이다.
통상적으로, 외부로부터 수신된 리드 명령이나 라이트 명령에 응답하여 데이터를 리드 또는 라이트할 때는 정해진 시간 규정이 있다. 예를 들어, 외부 액티브 명령부터 리드 명령시(또는 라이트 명령시)까지를 tRCD(RAS to CAS time Delay)라고 규정한다. 어드레스 측면으로 말하면, tRCD는 로우 어드레스가 입력되는 시점부터 컬럼 어드레스가 입력되는 시점까지의 시간 규정이라고 할 수 있다. 이는 클럭에 동기되어 외부에서 제공된 신호들에 대한 시스템 레벨에서의 타이밍 규정이다. 이를 내부 회로적으로 설명하면, 로우 어드레스가 입력된 후 해당 비트라인 선택 신호가 활성화될 때까지의 딜레이 시간을 의미한다. 정확한 데이터의 리드 및 라이트를 만족시키기 위해서는 비트라인의 적절한 디벨롭 시점(develop timing)에 비트라인 선택 신호를 활성화시키는 것이 중요하다.
한편, 디램(DRAM) 회로에서는 라이트시보다 리드시 센스 앰프의 정밀한 동작 이 중요하며 또한 그에 대한 제어가 어렵다는 것은 당업자라면 잘 이해하고 있는 사실이다. 따라서, 리드 동작시 tRCD 마진(margin)이 만족되는지 여부를 테스트함으로써, tRCD 관련 회로부의 타이밍등을 조정한다. 그러나, 이러한 tRCD 조정을 위해 관련 회로부의 제어 신호들의 활성화 타이밍을 변경해가면서 테스트한다는 것은 용이하지 않다는 어려운 점이 있다.
본 발명의 기술적 과제는 테스트 모드를 이용하여 tRCD 조정을 위해 컬럼 메인 신호의 출력 타이밍을 제어하는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 외부 명령 신호에 응답하여 내부 리드 및 내부 라이트 명령 신호를 제공하는 명령어 디코더, 및 상기 명령어 디코더와 연결되며, 리드 모드시에는 테스트 모드 신호에 응답하여 상기 내부 리드 명령 신호의 활성화 타이밍을 제어함으로써 내부 리드 명령 지연 신호를 제공하는 지연 제어부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 컬럼계 명령어를 수신하여 컬럼 메인 신호(column main signal)를 제공하는 컬럼 신호 생성 블록을 포함하며, 상기 컬럼 신호 생성 블록은 내부 리드 명령 신호 및 테스트 모드 신호에 따라 상기 컬럼 메인 신호의 활성화 타이밍을 제어한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로는, 워드라인 및 상기 워드라인과 연결된 비트라인 쌍의 전위차를 센싱하는 비트라인 센스 앰프를 포함하는 코어 회로부 및 데이터 리드시, 테스트 모드 신호에 따라 내부 리드 명령 신호의 활성화 타이밍을 제어하여 지연 조정된 컬럼 메인 제어 신호를 제공함으로써 상기 센스 앰프의 센싱 시점을 제어하는 주변 회로부를 포함한다.
본 발명의 일 실시예에 따르면 tRCD의 스펙이 만족스럽지 못할 경우, 테스트 모드 신호를 이용하여 간단히 조절할 수 있다. 테스트 모드 신호를 이용하여 컬럼 메인 신호의 활성화 타이밍을 변경함으로써 이 신호와 관련된 신호들의 타이밍도 간단히 제어할 수 있다. 즉, 테스트 모드 신호를 이용함으로써 tRCD를 만족시킬 수 있으며, 보다 유연하게(flexibly) 불량 분석에 대응할 수 있어 반도체 집적 회로의 생산성을 향상시킬 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로는 코어 회로부(A) 및 주변 회로부(B)를 포함한다.
코어 회로부(A)는 메모리 영역(100) 및 컬럼 디코더(700)를 포함한다. 통상, 코어 회로부(A)는 메모리 셀 어레이, 비트라인 센스 앰프, 컬럼 디코더, 로우 디코더를 포함하는 회로부를 일컫는다. 여기서는 설명의 편의상 로우 디코더를 도시하지 않았으나 이에 제한되는 것은 아니다.
주변 회로부(B)는 데이터 신호 증폭부(200), 데이터 입출력 버퍼부(300), 컬럼 신호 생성 블록(400), 어드레스 버퍼부(500), 클럭 버퍼부(600) 및 라이트/리드 제어부(800)를 포함한다. 주변 회로부(B)는 리드 및 라이트 모드시 코어 회로부(A)에 안정적인 레벨의 데이터가 리드되거나 라이트되도록 제어하는 회로부이다.
우선, 메모리 영역(100)은 다수의 메모리 셀(cell)을 포함하여 외부 명령에 의해 데이터가 리드되거나 라이트될 수 있는 영역이다. 여기서는, 메모리 영역(100)이 하나의 단위 메모리 셀(cell)을 포함하는 것으로 도시하나 이에 제한되지 않음은 물론이다. 그리하여, 리드 명령에 의해 선택된 워드라인(WL)에 연결된 셀(cell)에 저장된 데이터가 비트라인 쌍(BL, /BL)을 통해 로딩되어 비트라인 센스 앰프(BLSA)에 의해 증폭되어 출력된다. 또는, 라이트 명령에 의해 외부로부터 전송되어온 데이터를 비트라인 센스 앰프(BLSA)가 센싱하여 비트라인 쌍(BL, /BL)을 통해 셀(cell)에 저장할 수 있다. 이때, 비트라인 센스 앰프(BLSA)의 센싱 시점은 비트라인 선택 신호(Yi)에 의해 제어될 수 있다.
컬럼 디코더(700)는 컬럼 어드레스(미도시)를 디코딩하여 컬럼 메인 신호(YAE)가 활성화되는 시점에 비트라인 선택 신호(Yi)를 메모리 영역(100)에 제공한다. 이미 잘 알고 있는 바와 같이, 컬럼 어드레스(미도시)는 컬럼계 명령이 활성화될 때 입력된다. 따라서, 컬럼 디코더(700)는 컬럼계 명령어, 즉 리드 또는 라이트 명령과 함께 입력되어 디코딩하여 해당 비트라인 선택 신호(Yi)를 선택할 수 있다. 하지만, 이의 출력 시점은 컬럼계의 구동 기준이 되는 컬럼 메인 신호(YAE)에 의해 제어된다.
한편, 주변 회로부(B)의 데이터 입출력 버퍼부(300)는 데이터 입출력 패드(DQ PAD)와 데이터를 송수신하며, 입력 데이터 또는 출력 데이터를 버퍼링한다. 이러한 데이터 입출력 버퍼부(300)는 입력 버퍼(310) 및 출력 버퍼(320)를 포함한다.
데이터 신호 증폭부(200)는 라이트 드라이버(210) 및 메인 센스 앰프(220)를 포함한다. 라이트 드라이버(210)는 버퍼링된 입력 데이터를 메모리 영역(100)에 기입하도록 데이터 버스에 로딩한다. 메인 센스 앰프(220)는 메모리 영역(100)으로부터 데이터 버스에 로딩된 데이터 신호를 다시 한번 센싱하여 안정된 레벨의 신호로서 출력 버퍼부(320)에 제공한다. 이러한 데이터 신호 증폭부(200)의 동작은 라이트/리드 제어부(800)에서 제공한 출력 및 입력 제어 신호(YMAE, YIOW)에 의해 제어된다.
라이트/리드 제어부(800)는 컬럼 메인 신호(YAE)에 의해 제어되어, 라이트시 라이트 드라이버(210)의 동작 제어용 신호인 입력 제어 신호(YIOW)를, 또는 리드시 메인 센스 앰프(220)의 동작 제어용 신호인 출력 제어 신호(YMAE)를 소정의 시점에 활성화시킨다. 즉, 컬럼 메인 신호(YAE)는 컬럼계의 회로부들을 구동시키는 중요한 기준 신호가 됨을 알 수 있다. 따라서, 이러한 신호의 활성화 타이밍은 다른 컬럼계 회로부의 구동의 타이밍을 제어하는 중요한 요소가 될 수 있다.
본 발명의 일 실시예에 따른 컬럼 신호 생성 블록(400)은 컬럼계 명령어를 수신하면, 테스트 모드 신호(TRDEN<0:1>)에 응답하여 활성화 타이밍이 조정된 컬럼 메인 신호(YAE)를 제공한다.
보다 구체적으로 설명하면, 본 발명의 일 실시예에 따른 컬럼 신호 생성 블록(400)은 특히, 리드 모드시, 비트라인 센스 앰프(BLSA)의 구동 기준이 되는 컬럼 메인 신호(YAE)의 활성화 타이밍을 조절함으로써 tRCD의 타이밍 마진을 조정(tunning)할 수 있다.
이러한 컬럼 신호 생성 블록(400)은 컬럼 신호 제어부(450) 및 컬럼 메인 신호 생성부(460)를 포함한다.
컬럼 신호 제어부(450)는 명령어 디코더(420) 및 지연 제어부(440)를 포함한다. 우선, 명령어 디코더(420)는 외부 명령 제어 신호(RAS, CAS, WE, CS)등에 응답하여 내부 리드 명령 신호(IRD) 및 내부 라이트 명령 신호(IWT)를 제공한다. 즉, 리드 모드시에는 활성화된 내부 리드 명령 신호(IRD)를, 라이트 모드시에는 활성화된 내부 라이트 명령 신호(IWT)를 제공한다.
지연 제어부(440)는 내부 리드 명령 신호(IRD)를 테스트 모드 신호(TRDEN<0:1>)에 따라 지연시간을 다르게 조정하여 내부 리드 명령 지연 신호(IRD_D)로서 제공할 수 있다.
그리하여, 컬럼 메인 신호 생성부(460)는 라이트 모드시에는 지연 조정없이 내부 라이트 명령 신호에 응답하여 컬럼 메인 신호(YAE)를 제공하나, 리드 모드시에는 내부 리드 명령 지연 신호(IRD_D)에 응답하여 컬럼 메인 신호(YAE)를 제공한다.
어드레스 버퍼부(500), 클럭 버퍼부(600)는 통상의 버퍼부들과 기능이 동일하므로 간단히 설명하기로 한다. 즉, 클럭 버퍼부(600)는 외부 클럭 신호(CLK, /CLK)를 버퍼링하여 어드레스 버퍼부(500) 및 컬럼 신호 생성 블록(400)에 제공한다. 어드레스 버퍼부(500)는 이러한 클럭 신호(CLK, /CLK)에 응답하여 컬럼계 명령 어 활성화시, 컬럼 어드레스 신호들을 버퍼링하여 컬럼 디코더(700)에 제공한다. 물론 여기서는 도시하지 않았으나, 어드레스 버퍼부(500)는 액티브 명령어 활성화시 로우 어드레스 신호들을 버퍼링하여 로우 디코더(미도시)에 제공할 수 있음은 물론이다.
다시 도 1을 참조하여, 본 발명의 일 실시예에 따른 리드 및 라이트 동작을 설명하기로 한다.
먼저, 리드 모드시 명령어 디코더(420)에서 내부 리드 명령 신호(IRD)를 활성화시킨다. 이때, 테스트 모드 신호(TRDEN<0:1>)를 이용하여 내부 리드 명령 신호(IRD)를 소정 시간 지연시켜 내부 리드 명령 지연 신호(IRD_D)를 제공한다. 이에 따라 소정 시간 지연되어 컬럼 메인 신호(YAE)가 활성화된다. 한편, 어드레스 버퍼부(500)로부터 외부의 어드레스를 수신하여 컬럼 디코더(700)를 통하여 해당 비트라인 쌍(BL, /BL)을 구동할 수 있는 비트라인 선택 신호(Yi)를 제공한다. 이 때, 본 발명의 일 실시예에 따르면 지연 조정된 컬럼 메인 신호(YAE)에 응답되어 비트라인 선택 신호(Yi)의 활성화 타이밍도 지연된다. 그리하여, 비트라인 센스 앰프(BLSA)의 센싱된 데이터가 지연된 비트라인 선택 신호(Yi)에 의해 선택되어, 데이터 버스를 통해 메인 센스 앰프(220), 출력 버퍼(320)등 일련의 데이터 경로(리드 경로 참조)를 통해 외부의 데이터 입출력 패드(DQ PAD)로 제공된다.
이어서, 라이트 모드를 설명하면, 명령어 디코더(420)에서 내부 라이트 명령 신호(IWT)를 활성화시킨다. 이러한 내부 라이트 명령 신호(IWT)는 지연 조정되지 않으며, 이 신호는 그대로 컬럼 메인 신호(YAE)로서 제공된다. 한편, 입력 버 퍼(310), 라이트 드라이버(210) 등 일련의 데이터 입력 경로(라이트 경로 참조)를 통해 입력된 데이터는 데이터 버스에 로딩된다. 이후, 비트라인 센스 앰프(BLSA)에 라이트된 데이터는 비트라인 선택 신호(Yi)에 의해 비트라인 쌍(BL, /BL)으로 전달되어 활성화되어 있는 워드라인(WL)과 연결된 셀(Cell)에 저장된다.
상술한 바와 같이, 리드 및 라이트 동작은 비트라인 선택 신호(Yi)가 활성화되어야 비트라인 쌍(BL, /BL)으로/으로부터 데이터의 안정적인 전송을 수행할 수 있다.
따라서, 이러한 비트라인 선택 신호(Yi)의 적절한 활성화 타이밍이 리드 또는 라이트 동작의 실패 여부를 결정하는 결정적인 요소(critical factor)가 된다.
하지만, 본 발명의 일 실시예에 따르면 리드 모드시에는 테스트 모드 신호(TRDEN<0:1>)에 따라 컬럼 메인 신호(YAE)의 지연 시간을 조정할 수 있다. 따라서, 지연 시간이 조정된 컬럼 메인 신호(YAE)에 응답하여, 비트라인 선택 신호(Yi)의 활성화 타이밍도 조정된다. 이로써, 비트라인 센스 앰프(BLSA)의 센싱 타이밍도 조정되어 안정된 tRCD 마진을 확보할 수 있다.
도 2는 도 1에 따른 지연 제어부(440)의 블록도, 도 3은 도 2에 따른 다중화부(442)의 개념적인 블록도이다.
도 2및 도 3을 참조하면, 지연 제어부(440)는 다중화부(442), 지연부(444) 및 선택부(446)를 포함한다.
다중화부(442)는 도 3과 같이, 테스트 모드 신호(TRDEN<0:1>)를 디코딩하여 제 1 내지 제 4 리드 제어 신호(RDEN<0:3>)를 제공한다. 즉, 다중화부(442)는 테스 트 모드 신호(TRDEN<0,0>)의 조합을 수신하면, 활성화된 제 1 리드 제어 신호(RDEN<0>)를 제공한다. 계속해서, 다중화부(442)는 테스트 모드 신호(TRDEN<0,1>)의 조합을 수신하면, 활성화된 제 2 리드 제어 신호(RDEN<1>)를 제공한다. 이와 같이, 다중화부(442)는 테스트 모드 신호(TRDEN<0:1>)를 디코딩하여 해당되는 리드 제어 신호(RDEN<0:3>)를 활성화시킬 수 있다.
지연부(444)는 내부 리드 명령 신호(IRD)를 수신하되, 서로 다른 지연 시간을 갖도록 조정한다. 지연부(444)는 서로 다른 지연 시간을 갖는 제 1 내지 제 3 지연기(444a, 444b, 444c)를 포함한다. 보다 자세히 설명하면, 제 1 지연기(444a)는 내부 리드 명령 신호(IRD)를 수신하여 소정 시간만큼 지연시켜 제 1지연 신호(IRD1)를 제공한다. 제 2 지연기(444b)는 내부 리드 명령 신호(IRD)를 수신하여 제 1 지연기(444a)와는 다른 소정의 시간만큼 지연시켜 제 2지연 신호(IRD2)를 제공한다. 제 3 지연기(444c)는 내부 리드 명령 신호(IRD)를 수신하여 제 1 및 제 2 지연기(444a, 444b)와는 또다른 소정의 시간만큼 지연시켜 제 3지연 신호(IRD3)를 제공한다. 그리하여, 지연부(444)는 내부 명령 신호(IRD)를 수신하여 지연 시간이 각각 다른 제 1 내지 제 3 지연 신호(IRD1-IRD3)를 제공할 수 있다.
선택부(446)는 각각의 제 1 내지 제 4 리드 제어 신호(RDEN<0:3>)에 응답하여 내부 명령 신호(IRD) 또는 지연 시간이 조정된 제 1 내지 제 3 지연 신호(IRD1-IRD3)를 내부 리드 명령 지연 신호(IRD_D)로서 전송한다. 선택부(446)는 제 1 내지 제 4 선택기(4446a-446d)를 포함한다. 각각의 제 1 내지 제 4 선택기(4446a-446d)는 각각의 제 1 내지 제 4 리드 제어 신호(RDEN<0:3>)에 응답하여 구동된다. 그리 하여, 제 1 내지 제 4 선택기(4446a-446d)는 내부 리드 명령 신호(IRD) 또는 지연이 조정된 제 1 내지 제 3 지연 신호(IRD1-IRD3)의 신호 전송 여부를 제어할 수 있다.
보다 구체적으로 설명하면, 제 1 선택기(446a)는 활성화된 제 1 리드 제어 신호(RDEN<0>)에 응답하여 내부 리드 명령 신호(IRD)를 내부 리드 명령 지연 신호(IRD_D)로서 제공할 수 있다. 엄밀히 말하면, 제 1 선택기(446a)의 출력 신호인 내부 리드 명령 지연 신호(IRD_D)는 지연이 조정되지 않은 내부 리드 명령 신호(IRD)와 실질적으로 동일한 신호일 수 있다. 제 2 내지 제 4 선택기(446b-446d)는 활성화된 제 2 내지 제 4리드 제어 신호(RDEN<1:3>)에 각각 응답하여 제 1 내지 제 3 지연 신호(IRD1-IRD3)를 내부 리드 명령 지연 신호(IRD_D)로서 제공할 수 있다. 그러므로, 각각의 제 2 내지 제 4 선택기(446b-446d)에 의해 출력된 내부 리드 명령 지연 신호(IRD_D)는 각각 지연 시간이 다르게 조정된 신호이다.
도 4 및 도 5는 도 2에 따른 제 1 및 제 2 선택기(446a, 446b)의 회로도이다.
우선, 도 4를 참조하면, 제 1 선택기(446a)는 제 1 스위칭부(SW1) 및 제 1 전송 게이트(TR1)를 포함한다.
제 1 스위칭부(SW1)는 각각 제 1 리드 제어 신호(RDEN<0>) 및 접지 전원(VSS)을 수신하도록 두개의 입력 단자를 구비한다. 이러한 입력 단자들은 메탈 옵션(metal option) 형태로 구비된다. 그리하여, 제 1 스위칭부(SW1)는 테스트 모드에서는 제 1 리드 제어 신호(RDEN<0>)를 인가받도록 연결하고, 테스트 모드를 통 해 검증이 완료되면 고정된 접지 전원(VSS) 레벨의 신호를 수신하도록 연결할 수 있다.
제 1 전송 게이트(TR1)는 활성화된 제 1 리드 제어 신호(RDEN<0>)에 응답하여 턴온됨으로써 내부 리드 명령 신호(IRD)를 내부 리드 명령 지연 신호(IRD_D)로서 제공한다.
이와 같이, 제 1 선택기(446a)는 지연 조정되지 않은 내부 리드 명령 신호(IRD)의 전송 여부를 제어하는 회로부이므로, 만약, 테스트 모드 이후 지연 조정이 필요한 것이 결정되면 접지 전원(VSS)과 연결하도록 한다. 그리하여, 지연 조정이 필요한 경우에는 제 1 선택기(446a)를 경유하여 내부 리드 명령 신호(IRD) 그대로 내부 명령 지연 신호(IRD_D)로서 전송되는 것을 차단한다.
한편, 제 2 선택기(446b)는 제 2 스위칭부(SW2) 및 제 2전송 게이트(TR2)를 포함한다.
제 2 스위칭부(SW2)는 제 2 리드 제어 신호(RDEN<1>) 및 외부 공급 전원(VDD)을 수신하도록 두개의 입력 단자를 구비한다. 제 1 스위칭부(SW1)와 마찬가지로 이러한 입력 단자들은 메탈 옵션(metal option) 형태로 구비된다. 그리하여, 제 2 스위칭부(SW2)는 테스트 모드에서는 제 2 리드 제어 신호(RDEN<1>)를 인가받도록 연결하고, 테스트 모드를 통해 검증이 완료되어 해당 시간만큼 지연된 내부 리드 명령 지연 신호(IRD_D)가 필요하면 고정된 외부 공급 전원(VDD) 레벨의 신호를 수신하도록 연결한다.
제 2 전송 게이트(TR2)는 활성화된 제 2 리드 제어 신호(RDEN<1>)에 응답하 여 턴온됨으로써 제 1 지연기(도 2의 444a 참조)에서 소정 시간만큼 내부 리드 명령 신호(IRD)를 지연시킨 제 1 지연 신호(IRD1)를 내부 리드 명령 지연 신호(IRD_D)로서 제공한다.
설명의 편의상, 제 2 선택기(446b)만 예시하였으나, 제 3 및 제 4 선택기(446c-446d)도 수신 신호만 다를 뿐 구성 및 동작의 원리가 동일하다. 따라서, 테스트 모드 이후 소정 시간만큼의 지연 조정이 필요한 것이 결정되면 해당 지연기와 연결된 해당 선택기(446b-446d)는 외부 공급 전원(VDD)으로 스위치가 연결되도록 한다.
보다 미세한 지연 시간의 조정이 필요하다면 보다 많은 수의 테스트 모드 신호, 지연기 및 선택기를 구비하도록 할 수 있음은 물론이다.
도 6은 본 발명의 일 실시예에 따라 비트라인 센스 앰프의 센싱 타이밍을 조절하는 것을 타이밍도로 나타낸 것이다.
도 1내지 도 6을 참조하면, to-t1 구간은 액티브 명령이 활성화되는 구간이다. 그리하여, 시간 t1-t2 구간은, 워드라인(WL)이 활성화될 준비를 하고, 비트라인 쌍(BL, /BL)의 이퀄라이즈가 해제된다.
시간 t2-t3 구간은, 컬럼계 명령, 예컨대 리드 명령이 활성화되는 구간이다. 그리하여, 비트라인 쌍(BL, /BL)이 센싱을 시작한다.
한편, 컬럼계 명령어에 응답하여 컬럼계 메인 신호(YAE)가 생성되고, 이에 응답하여 비트라인 선택 신호(Yi)가 활성화된다. 이 때, 비트라인 선택 신호(Yi)에 응답하여 데이터 리드시, 리드 동작이 실패하지 않으면 지연 시간의 조정의 필요가 없을 것이다. 하지만, 리드 동작이 실패하면, 안정된 레벨의 데이터를 리드하기 위해 비트라인 선택 신호(Yi)를 보다 지연시켜야 한다. 본 발명의 일 실시예에 따르면, 이러한 경우 테스트 모드 신호(TRDEN<0:1>)를 이용하여 컬럼계 메인 신호(YAE)의 지연 시간을 조정함으로써 이에 응답하여 비트라인 선택 신호(Yi) 의 활성화 타이밍을 조정(점선 참조)한다.
시간 t4-t5 구간까지 데이터의 리드 동작이 수행된다. 비트라인 센스 앰프(BLSA)로부터 센싱된 데이터가, 데이터 버스를 경유해 메인 센스 앰프(220)에서 재차 증폭된다.
이어서, 시간 t5-t6 구간에서 프리차지 명령이 활성화되면, 시간 t6 구간 이후는 워드라인(WL)은 비활성화되고 비트라인 쌍(BL, /BL)은 이퀄라이즈 되기 시작한다. 이때, 메인 센스 앰프(220)에서 증폭된 데이터는 리드 경로의 회로부들을 경유하며 데이터 입출력 패드(DQ PAD)로 제공될 수 있다.
전술한 바와 같이 액티브 명령이 활성화되는 구간부터 리드 명령이 활성화되는 구간을 tRCD라고 규정한다. 그러나 이는 외부 시스템에서 클럭 베이스로 규정한 시간이며, 이를 만족하는지 여부는 내부 회로의 동작의 실패 여부로 결정될 수 있다. 내부 회로의 동작은 비동기식(asynchronous) 동작이므로 기준이 되는 메인 신호 및 이와 관련된 제어 신호들은 클럭에 각각 동기되는 신호들이 아니다. 따라서, 컬럼 메인 신호의 활성화 타이밍을 변경하면 해당 회로부와 관련된 신호들의 활성화 타이밍 또한 공통으로 변경할 수 있다. 이와 같이, 본 발명의 일 실시예에 따르면 컬럼 메인 신호(YAE)의 활성화 타이밍을 적절히 조정함으로써, 이와 관련된 비 트라인 선택 신호(Yi)의 활성화 타이밍을 조정할 수 있다. 이로써, 간단한 테스트 모드 신호를 이용하여 반도체 집적 회로의 tRCD를 만족시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도,
도 2는 도 1에 따른 지연 제어부의 블록도,
도 3은 도 1에 따른 다중화부의 개념적인 블록도,
도 4 및 5는 도 2에 따른 제 1 및 제 2 선택기의 회로도,
도 6은 도 1에 따른 신호들의 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 영역 200 : 데이터 신호 증폭부
300 : 데이터 입출력 버퍼부 400 : 컬럼 신호 생성 블록
420 : 명령어 디코더 440 : 지연 제어부
450 : 컬럼 신호 제어부 460 : 컬럼 메인 신호 생성부
500 : 어드레스 버퍼부 600 : 클럭 버퍼부

Claims (20)

  1. 외부 명령 신호에 응답하여 내부 리드 및 내부 라이트 명령 신호를 제공하는 명령어 디코더; 및
    상기 명령어 디코더와 연결되며, 리드 모드시에는 테스트 모드 신호에 응답하여 상기 내부 리드 명령 신호의 활성화 타이밍을 제어함으로써 내부 리드 명령 지연 신호를 제공하는 지연 제어부를 포함하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 지연 제어부는,
    상기 테스트 모드 신호를 디코딩하여 복수의 리드 제어 신호를 제공하는 다중화부;
    상기 내부 리드 명령 신호를 수신하여 서로 다른 지연 시간을 갖도록 조정하는 지연부; 및
    상기 지연부와 연결되며, 상기 각각의 리드 제어 신호에 응답하여 지연 시간이 조정된 상기 내부 리드 명령 신호를 상기 내부 리드 명령 지연 신호로서 전송하는 선택부를 포함하는 반도체 집적 회로.
  3. 제 2항에 있어서,
    상기 지연부는 서로 다른 지연 시간을 갖는 복수의 지연기를 포함하는 반도 체 집적 회로.
  4. 제 2항에 있어서,
    상기 선택부는 복수의 선택기를 포함하고,
    각각의 상기 선택기는 해당 상기 활성화된 리드 제어 신호를 수신함으로써 상기 지연부를 경유한 신호의 전송 여부를 제어하는 반도체 집적 회로.
  5. 제 4항에 있어서,
    상기 각각의 선택기는 스위칭부를 더 포함하고,
    상기 스위칭부는 테스트 모드에서는 상기 리드 제어 신호를 수신하나 상기 테스트 모드를 통해 검증이 완료되면 고정된 레벨의 신호를 수신하여 상기 지연부를 경유한 신호 전송 여부를 제어하는 반도체 집적 회로.
  6. 컬럼계 명령어를 수신하여 컬럼 메인 신호(column main signal)를 제공하는 컬럼 신호 생성 블록을 포함하며, 상기 컬럼 신호 생성 블록은 내부 리드 명령 신호 및 테스트 모드 신호에 따라 상기 컬럼 메인 신호의 활성화 타이밍을 제어하는 반도체 집적 회로.
  7. 제 6항에 있어서,
    상기 컬럼 신호 생성 블록은,
    상기 컬럼계 명령어에 응답하여 상기 내부 리드 명령 신호 및 내부 라이트 명령 신호를 제공하며, 상기 테스트 모드 신호에 응답하여 상기 내부 리드 명령 신호보다 지연된 내부 리드 명령 지연 신호를 제공하는 컬럼 신호 제어부; 및
    상기 내부 리드 명령 지연 신호 및 내부 라이트 명령 신호에 응답하여 컬럼계 회로부의 구동 기준이 되는 상기 컬럼 메인 신호를 제공하는 컬럼 메인 신호 생성부를 포함하는 반도체 집적 회로.
  8. 제7항에 있어서,
    상기 컬럼 신호 제어부는,
    외부 명령 신호를 디코딩하여 상기 내부 리드 및 라이트 명령 신호를 제공하는 명령어 디코더; 및
    상기 테스트 모드 신호에 따라 상기 내부 리드 명령 신호를 서로 각기 지연량이 다른 상기 내부 리드 명령 지연 신호로서 제공하는 지연 제어부를 포함하는 반도체 집적 회로.
  9. 제 8항에 있어서,
    상기 지연 제어부는,
    상기 테스트 모드 신호를 디코딩하여 복수의 리드 제어 신호를 제공하는 다중화부;
    상기 내부 리드 명령 신호를 수신하여 서로 다른 지연 시간을 갖도록 조정하 는 지연부; 및
    상기 지연부와 연결되며, 상기 각각의 리드 제어 신호에 응답하여 지연 시간이 조정된 상기 내부 리드 명령 신호를 상기 내부 리드 명령 지연 신호로서 전송하는 선택부를 포함하는 반도체 집적 회로
  10. 제 9항에 있어서,
    상기 지연부는 서로 다른 지연 시간을 갖는 복수의 지연기를 포함하는 반도체 집적 회로.
  11. 제 9항에 있어서,
    상기 선택부는 복수의 선택기를 포함하고,
    각각의 상기 선택기는 해당 상기 활성화된 리드 제어 신호를 수신함으로써 상기 지연부를 경유한 신호의 전송 여부를 제어하는 반도체 집적 회로.
  12. 제 11항에 있어서,
    상기 각각의 선택기는 스위칭부를 더 포함하고,
    상기 스위칭부는 테스트 모드에서는 상기 리드 제어 신호를 수신하나 상기 테스트 모드를 통해 검증이 완료되면 고정된 레벨의 신호를 수신하여 상기 지연부를 경유한 신호 전송 여부를 제어하는 반도체 집적 회로.
  13. 워드라인 및 상기 워드라인과 연결된 비트라인 쌍의 전위차를 센싱하는 비트라인 센스 앰프를 포함하는 코어 회로부; 및
    데이터 리드시, 테스트 모드 신호에 따라 내부 리드 명령 신호의 활성화 타이밍을 제어하여 지연 조정된 컬럼 메인 제어 신호를 제공함으로써 상기 센스 앰프의 센싱 시점을 제어하는 주변 회로부를 포함하는 반도체 집적 회로.
  14. 제 13항에 있어서,
    상기 주변 회로부는,
    클럭 신호를 버퍼링하는 클럭 버퍼부;
    상기 클럭 신호에 응답하여 어드레스 신호를 버퍼링하는 어드레스 버퍼부; 및
    외부 명령 신호 및 상기 클럭 신호에 응답하여 상기 내부 리드 명령 신호를 제공하고, 상기 테스트 모드 신호를 이용하여 상기 내부 명령 신호로부터 지연 조정된 상기 컬럼 메인 제어 신호를 제공하는 컬럼 신호 생성 블록을 포함하는 반도체 집적 회로.
  15. 제 14항에 있어서,
    상기 컬럼 신호 생성 블록은,
    상기 컬럼계 명령어에 응답하여 상기 내부 리드 명령 신호 및 내부 라이트 명령 신호를 제공하며, 상기 테스트 모드 신호에 응답하여 상기 내부 리드 명령 신 호보다 지연된 내부 리드 명령 지연 신호를 제공하는 컬럼 신호 제어부; 및
    상기 내부 리드 명령 지연 신호 및 내부 라이트 명령 신호에 응답하여 컬럼계 회로부의 구동 기준이 되는 상기 컬럼 메인 신호를 제공하는 컬럼 메인 신호 생성부를 포함하는 반도체 집적 회로.
  16. 제15항에 있어서,
    상기 컬럼 신호 제어부는, 외부 명령 신호를 디코딩하여 상기 내부 리드 및 라이트 명령 신호를 제공하는 명령어 디코더; 및
    상기 테스트 모드 신호에 따라 상기 내부 리드 명령 신호를 서로 각기 지연량이 다른 상기 내부 리드 명령 지연 신호로서 제공하는 지연 제어부를 포함하는 반도체 집적 회로.
  17. 제 16항에 있어서,
    상기 지연 제어부는,
    상기 테스트 모드 신호를 디코딩하여 복수의 리드 제어 신호를 제공하는 다중화부;
    상기 내부 리드 명령 신호를 수신하여 서로 다른 지연 시간을 갖도록 조정하는 지연부; 및
    상기 지연부와 연결되며, 상기 각각의 리드 제어 신호에 응답하여 지연 시간이 조정된 상기 내부 리드 명령 신호를 상기 내부 리드 명령 지연 신호로서 전송하 는 선택부를 포함하는 반도체 집적 회로.
  18. 제 17항에 있어서,
    상기 지연부는 서로 다른 지연 시간을 갖는 복수의 지연기를 포함하는 반도체 집적 회로.
  19. 제 17항에 있어서,
    상기 선택부는 복수의 선택기를 포함하고,
    각각의 상기 선택기는 해당 상기 활성화된 리드 제어 신호를 수신함으로써 상기 지연부를 경유한 신호의 전송 여부를 제어하는 반도체 집적 회로.
  20. 제 19항에 있어서,
    상기 각각의 선택기는 스위칭부를 더 포함하고,
    상기 스위칭부는 테스트 모드 에서는 상기 리드 제어 신호를 수신하나 상기 테스트 모드를 통해 검증이 완료되면 고정된 레벨의 신호를 수신하여 상기 지연부를 경유한 신호 전송 여부를 제어하는 반도체 집적 회로.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8817557B2 (en) * 2012-06-12 2014-08-26 SK Hynix Inc. Semiconductor memory device and an operation method thereof
EP4258267A4 (en) * 2022-02-24 2024-04-24 Changxin Memory Tech Inc DATA TRANSMISSION CIRCUIT, DATA TRANSMISSION METHODS AND STORAGE
TWI819567B (zh) * 2022-04-13 2023-10-21 円星科技股份有限公司 可改良感測放大時序適應性的記憶模組

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US6608797B1 (en) 2002-04-18 2003-08-19 United Memories, Inc. Automatic delay technique for early read and write operations in synchronous dynamic random access memories
JP2004046927A (ja) * 2002-07-09 2004-02-12 Elpida Memory Inc 半導体記憶装置
JP4392681B2 (ja) * 2002-11-15 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置
JP2004259344A (ja) * 2003-02-25 2004-09-16 Renesas Technology Corp 半導体記憶装置
JP2007012141A (ja) * 2005-06-29 2007-01-18 Fujitsu Ltd 半導体記憶装置
KR100862314B1 (ko) 2006-09-28 2008-10-13 주식회사 하이닉스반도체 반도체 메모리 소자
KR100862995B1 (ko) * 2006-12-08 2008-10-13 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 선택신호 생성회로
JP5029205B2 (ja) * 2007-08-10 2012-09-19 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリのテスト方法およびシステム
JP5096131B2 (ja) * 2007-12-27 2012-12-12 ルネサスエレクトロニクス株式会社 半導体記憶装置

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