KR100332111B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로, 플래쉬 메모리 셀의 프로그램 또는 소거 상태에 따라 각기 다른 상태의 신호를 출력하는 뱅크 사이즈 제어 신호 발생기와, 상기 뱅크 사이즈 제어 신호 발생기의 출력 신호에 따라 섹터를 선택하여 뱅크 사이즈를 결정하기 위한 패스 트랜지스터와, 상기 뱅크 사이즈 제어 신호 발생기의 출력 신호 및 프리디코더의 출력 신호에 따라 선택된 뱅크의 마지막 섹터의 로컬 비트라인 및 워드라인을 선택하기 위한 뱅크 사이즈 제어 스위치를 이용하여 뱅크 사이즈를 조절함으로써 하나의 글로벌 비트라인 마스크를 사용하여 소자를 제작할 수 있으므로 뱅크 사이즈가 서로 다른 2개의 소자를 양산할 때 시간 및 경비를 절감할 수 있는 플래쉬 메모리 장치에 관해 제시된다.

Description

플래쉬 메모리 장치{Flash memory device}
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 플래쉬 메모리 셀의 프로그램 또는 소거 상태에 따라 뱅크 사이즈를 조절할 수 있어 하나의 글로벌 비트라인 마스크를 사용하여 소자를 제작할 수 있으므로 뱅크 사이즈가 서로 다른 2개의 소자를 양산할 때 시간 및 경비를 절감할 수 있는 플래쉬 메모리 장치에 관한 것이다.
도 1은 종래 듀얼 뱅크 구조의 플래쉬 메모리 장치의 구성도이다.
다수의 메모리 셀로 구성된 섹터(11)에는 다수의 로컬 비트라인이 연결되어 있다. 로컬 비트라인은 각각 로컬 비트라인 패스 트랜지스터(12)에 연결되고, 다수의 로컬 비트라인 패스 트랜지스터(12)는 하나의 글로벌 비트라인에 공통으로 접속된다. 이 글로벌 비트라인은 글로벌 비트라인 패스 트랜지스터(13)를 통하여 센스 증폭기(14)로 연결된다. 로컬 비트라인 선택부(YA_DRV)(15)는 로컬 비트라인 패스 트랜지스터(12)를 선택적으로 구동시키기 위한 선택 신호를 출력하고, 글로벌 비트라인 선택부(YB_DRV)(16)는 글로벌 비트라인 패스 트랜지스터(13)를 구동시키기 위한 선택 신호를 출력한다. 이러한 로컬 비트라인 선택부(YA_DRV)(15) 및 글로벌 비트라인 선택부(YB_DRV)(16)는 각각 제 1 또는 제 2 뱅크 비트라인 프리디코더 (B1_Y_PRE_DEC 또는 B2_Y_PRE_DEC)(17 또는 18)의 출력 신호에 따라 구동된다. 한편, 워드라인 선택부(X_DRV)(19)는 제 1 뱅크 워드라인 프리디코더(B1_X_PRE_DEC) (20)의 출력 신호에 따라 섹터(11)의 워드라인을 선택한다.
상기와 같이 구성되는 종래의 듀얼 뱅크 구조의 플래쉬 메모리 장치는 글로벌 비트라인에 의해 뱅크 사이즈가 결정된다. 32M의 플래쉬 메모리 소자를 예로 들었을 때 제 1 뱅크가 4M로 선택되면 나머지 28M는 제 2 뱅크로 선택되고, 제 1 뱅크가 8M로 선택되면 나머지 24M는 제 2 뱅크로 선택된다. 상기에서 제 1 및 제 2 노드(A 및 B)에 입력되는 신호가 제 2 뱅크 비트라인 프리디코더에서 출력될 경우 제 1 뱅크의 사이즈는 4M이고, 제 1 뱅크 비트라인 프리디코더에서 출력될 경우 제 1 뱅크 사이즈는 8M가 된다. 이와 같이 하나의 소자를 글로벌 비트라인의 설계를 변경함으로써 서로 다른 뱅크 사이즈를 갖는 2개의 소자를 생산할 수 있다.
그런데, 상기와 같이 글로벌 비트라인을 변경하여 서로 다른 뱅크 사이즈를 갖는 소자를 구현할 경우 서로 다른 글로벌 비트라인을 설계하기 위한 마스크 및 이와 관련된 공정이 필요하기 때문에 공정 시간 및 비용 등이 증가하게 된다.
따라서, 본 발명은 글로벌 비트라인을 변경하기 위한 마스크 및 이에 관련된 공정을 실시하지 않고도 뱅크 사이즈를 변화시킬 수 있어 공정 시간 및 비용을 줄일 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 다수의 섹터와, 상기 섹터를 구성하는 다수의 메모리 셀 각각에 접속된 로컬 비트라인을 선택하기 위한 다수의 로컬 비트라인 선택부와, 상기 다수의 로컬 비트라인과 접속된 글로벌 비트라인을 선택하기 위한 글로벌 비트라인 선택부와, 상기 로컬 비트라인 선택부 및 상기 글로벌 비트라인 선택부를 분할하여 구동시키기 위한 제 1 및 제 2 비트라인 프리디코더와, 상기 섹터의 워드라인을 선택하기 위한 다수의 워드라인 선택부와, 상기 워드라인 선택부를 분할하여 구동시키기 위한 제 1 및 제 2 워드라인 프리디코더와, 플래쉬 메모리 셀의 프로그램 또는 소거 상태에 따라 뱅크 사이즈를 제어하기 위한 제 1 및 제 2 제어 신호를 출력하는 제 1 및 제 2 뱅크 사이즈 제어 신호 발생기와, 상기 제 1 및 제 2 제어 신호에 따라 글로벌 비트라인의 사이즈를 결정하여 뱅크 사이즈를 결정하기 위한 제 1 및 제 2 스위칭 수단과, 상기 제 1 및 제 2 제어 신호와 상기 제 1 및 제 2 비트라인 프리디코더의 출력 신호에 따라 뱅크의 마지막 섹터의 로컬 비트라인을 선택하는 로컬 비트라인 선택부를 구동시키기 위한 제 1 및 제 2 뱅크 사이즈 제어 스위치와, 상기 제 1 및 제 2 제어 신호와 상기 제 1 및 제 2 워드라인 프리디코더의 출력 신호에 따라 뱅크의 마지막 섹터의 워드라인을 선택하는 워드라인 선택부를 구동시키기 위한 제 3 및 제 4 뱅크 사이즈 제어 스위치를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래 듀얼 뱅크 구조의 플래쉬 메모리 장치의 구성도.
도 2는 본 발명에 따른 듀얼 뱅크 구조의 플래쉬 메모리 장치의 구성도.
도 3은 본 발명에 따른 뱅크 사이즈 제어 신호 발생기의 회로도.
도 4는 본 발명에 따른 뱅크 사이즈 제어 스위치의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 섹터 202 : 로컬 비트라인 패스 트랜지스터
203 : 글로벌 비트라인 패스 트랜지스터
204 : 센스 증폭기 205 : 로컬 비트라인 선택부
206 : 글로벌 비트라인 선택부
207 및 215 : 제 1 및 제 2 뱅크 비트라인 프리디코더
208 : 워드라인 선택부 209 : 제 1 뱅크 워드라인 프리디코더
210 : 뱅크 사이즈 제어 신호 발생기
211 및 212 : 제 1 및 제 2 뱅크 사이즈 제어 스위치
213 및 214 : 제 1 및 제 2 패스 트랜지스터
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 듀얼 뱅크 구조의 플래쉬 메모리 장치의 구성도이다.
다수의 메모리 셀로 구성된 섹터(201)에는 다수의 로컬 비트라인이 연결되어 있다. 로컬 비트라인 각각은 로컬 비트라인 패스 트랜지스터(202)에 연결되고, 다수의 로컬 비트라인 패스 트랜지스터(202)는 하나의 글로벌 비트라인에 공통으로 접속된다. 이 글로벌 비트라인은 글로벌 비트라인 패스 트랜지스터(203)를 통하여 센스 증폭기(204)로 연결된다. 로컬 비트라인 선택부(YA_DRV)(205)는 로컬 비트라인 패스 트랜지스터(202)를 선택적으로 구동시키기 위한 선택 신호를 출력하고, 글로벌 비트라인 선택부(YB_DRV)(206)는 글로벌 비트라인 패스 트랜지스터(203)를 구동시키기 위한 선택 신호를 출력한다. 이러한 로컬 비트라인 선택부(YA_DRV)(205) 및 글로벌 비트라인 선택부(YB_DRV)(206)는 각각 제 1 뱅크 비트라인 프리디코더 (B1_Y_PRE_DEC)(207)의 출력 신호에 따라 구동된다. 한편, 워드라인 선택부(X_DRV) (208)는 제 1 뱅크 워드라인 프리디코더(B1_X_PRE_DEC)(209)의 출력 신호에 따라 섹터(201)의 워드라인을 선택한다. 그런데, 본 발명에서는 뱅크 사이즈를 제어하기 위해 뱅크 사이즈 제어 신호 발생기(210)를 설치한다. 뱅크 사이즈 제어 신호 발생기(210)에 의해 출력되는 뱅크 제어 인에이블 신호(BANK_CON_EN) 및 그 반전 신호인 뱅크 제어 인에이블 바 신호(BANK_CON_ENb)에 의해 제 1 및 제 2 뱅크 제어 스위치(BANK_CON_SW)(211 및 212)가 구동되고, 또한 뱅크의 사이즈를 결정하기 위한 제 1 및 제 2 패스 트랜지스터(213 및 214)가 구동된다. 제 1 및 제 2 뱅크 사이즈 제어 스위치(211 및 212)는 뱅크 사이즈 제어 신호 발생기(210)에서 출력된 뱅크제어 인에이블 신호(BANK_CON_EN) 및 뱅크 제어 인에이블 바 신호(BANK_CON_ENb)와 제 1 및 제 2 뱅크 비트라인 프리디코더(207 및 215)의 출력 신호에 의해 로컬 비트라인 선택부를 구동시켜 로컬 비트라인을 선택한다.
한편, 워드라인쪽도 마찬가지의 구성에 의해 섹터의 워드라인을 선택하는데, 워드라인쪽의 출력 신호 또한 비트라인쪽의 출력 신호와 동일하다.
도 3은 본 발명에 따른 뱅크 사이즈 제어 신호 발생기의 회로도로서, 그 구성은 다음과 같다.
게이트 단자가 접지 단자(Vss)에 접속되어 항상 턴온 상태를 유지하는 제 1 PMOS 트랜지스터(P11)와 제 2 노드(Q12)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 전원 단자와 제 1 노드(Q11) 사이에 직렬 접속된다. 한편, 전원 단자와 제 1 노드(Q11) 사이에 리셋 바 신호(RSTb)에 따라 구동되는 제 3 PMOS 트랜지스터(P13)가 직렬 접속된 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)와 병렬로 접속된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에 제 1 및 제 2 NMOS 트랜지스터 (N11 및 N12), 그리고 플래쉬 메모리 셀(M11)이 직렬 접속된다. 제 1 NMOS 트랜지스터(N11)는 파워 업 리셋 신호(PURST)에 따라 구동되며, 제 2 NMOS 트랜지스터 (N12)는 게이트 단자에 프로그램 또는 소거 동작에 따라 각기 다른 바이어스가 인가되는 제 1 전위(PGM_ER)가 인가되며, 드레인 단자에 드레인 전압(VPPD)이 인가된다. 또한, 플래쉬 메모리 셀(M11)의 게이트 단자에는 프로그램 또는 소거 동작에 따라 각기 다른 바이어스가 인가되는 제 2 전위(W1)가 인가되고, 플로팅 게이트에제 3 전위(FG)가 인가되며, 소오스 단자는 접지 단자(Vss)와 접속된다. 제 1 인버터(I11)는 제 1 노드(Q11)의 전위를 반전시켜 제 2 노드(Q12)의 전위를 결정한다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 3 NMOS 트랜지스터(N13)가 접속되고, 제 2 노드(Q12)와 접지 단자(Vss) 사이에 리셋 신호(RST)에 따라 구동되는 제 4 NMOS 트랜지스터(N14)가 접속된다. 제 2 노드(Q12)의 전위는 제 2 인버터(I12)를 통해 반전되어 뱅크 제어 인에이블 신호(BANK_CON_EN)가 되며, 이 신호가 제 3 인버터(I13)에 의해 반전되어 뱅크 제어 인에이블 바 신호(BANK_CON_ENb)가 된다.
상기와 같이 구성되는 본 발명에 따른 뱅크 사이즈 제어 신호 발생기는 플래쉬 메모리 셀(M11)의 소거 또는 프로그램 상태에 따라 출력 신호가 결정되는데, 그 구동 방법을 설명하면 다음과 같다.
먼저, 플래쉬 메모리 셀(M11)을 소거 및 프로그램하기 위한 조건에 대해 설명한다. 플래쉬 메모리 셀(M11)을 소거하기 위해서는 셀의 소오스 및 드레인을 플로팅시키고, 게이트에 -8V 정도의 네가티브 고전압을 인가하며, 벌크에 8V 정도의 포지티브 고전압을 인가한다. 이러한 방법으로 소거된 플래쉬 메모리 셀(M11)의 문턱 전압은 약 1V 미만이다.
또한, 플래쉬 메모리 셀(M11)을 프로그램하기 위해서는 9V 정도의 고전압이 제 1 전위(PGM_EN)로 제 2 NMOS 트랜지스터(N12)를 턴온시키고, 이를 통해 5V 정도의 드레인 전압(VPPD)이 인가된다. 한편, 플래쉬 메모리 셀(M11)의 게이트에는 9V정도의 포지티브 고전압을 인가하고 벌크에는 0V를 인가한다. 이러한 방법으로 프로그램된 셀의 문턱 전압은 약 5V 이상이다.
그럼, 플래쉬 메모리 셀(M11)이 프로그램되었을 경우의 구동 방법에 대해 설명하면 다음과 같다.
뱅크 사이즈 제어 신호 발생기를 초기화시키기 위해 하이 상태의 리셋 신호(RST)를 인가하여 제 4 NMOS 트랜지스터(N14)를 턴온시켜 제 2 노드(Q12)는 로우 상태로 된다. 로우 상태를 유지하는 제 2 노드(Q12)의 전위에 의해 제 3 PMOS 트랜지스터(P13)는 턴온되고, 로우 상태의 리셋 바 신호(RSTb)에 의해 제 2 PMOS 트랜지스터(P12)는 턴온된다. 따라서, 제 1 노드(Q11)에 전원 전압(Vcc)이 공급되어 하이 상태로 된다.
상기와 같은 초기 상태에서 플래쉬 메모리 셀(M11)의 상태를 센싱하기 위해 파워 업 리셋 신호(PURST)가 하이 상태, 제 1 전위(PGM_ER)가 로우 상태, 드레인 전압(VPPD)가 로우 상태, 리셋 신호(RST)가 로우 상태, 리셋 바 신호(RSTb)가 로우 상태, 제 2 전위(W1)가 약 2V로 인가된다. 로우 상태로 인가되는 리셋 신호(RST)에 의해 제 4 NMOS 트랜지스터(N14)가 턴오프되고, 하이 상태로 인가되는 리셋 바 신호(RSTb)에 의해 제 3 PMOS 트랜지스터(P13)가 턴오프된다. 따라서, 로우 상태를 유지하는 제 2 노드(Q12)의 전위에 의해 제 2 PMOS 트랜지스터(P12)가 턴온되어 제 1 노드(Q11)는 하이 상태를 유지한다. 하이 상태로 인가되는 파워 업 리셋 신호(PURST)에 의해 제 1 NMOS 트랜지스터(N11)가 턴온되고, 로우 상태로 인가되는제 1 전위(PGM_ER)에 의해 제 2 NMOS 트랜지스터(N12)가 턴오프된다. 한편, 제 2 전위(W1)는 2V 정도로 인가되지만, 프로그램된 플래쉬 메모리 셀(M11)의 문턱 전압이 5V 이상이므로 셀의 게이트를 턴온시키지 못한다. 따라서, 제 1 노드(Q11)에서 접지 단자(Vss)로의 전류 패스가 차단되어 제 1 노드(Q11)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 1 노드(Q11)의 전위는 제 1 인버터(I11)를 통해 로우 상태로 반전되어 제 2 노드(Q12)의 전위가 되며, 로우 상태를 유지하는 제 2 노드(Q12)의 전위는 제 2 인버터(I12)를 통해 하이 상태로 반전되어 뱅크 제어 인에이블 신호(BANK_CON_EN)로 출력된다. 또한, 제 3 인버터(I13)를 통해 로우 상태로 재반전되어 뱅크 제어 인에이블 바 신호(BANK_CON_ENb)로 출력된다.
이렇게 뱅크 제어 인에이블 신호(BANK_CON_EN)가 하이 상태로 출력되면 제 1 뱅크를 4M로 선택하게 된다.
다음 플래쉬 메모리 셀(M11)이 소거되었을 경우이 구동 방법에 대해 설명하면 다음과 같다.
초기 상태에서 플래쉬 메모리 셀(M11)의 상태를 센싱하기 위해 파워 업 리셋 신호(PURST)가 하이 상태, 제 1 전위(PGM_ER)가 로우 상태, 드레인 전압(VPPD)가 로우 상태, 리셋 신호(RST)가 로우 상태, 리셋 바 신호(RSTb)가 로우 상태, 제 2 전위(W1)가 약 2V로 인가된다. 로우 상태로 인가되는 리셋 신호(RST)에 의해 제 4 NMOS 트랜지스터(N14)가 턴오프되고, 하이 상태로 인가되는 리셋 바 신호(RSTb)에 의해 제 3 PMOS 트랜지스터(P13)가 턴오프된다. 따라서, 로우 상태를 유지하는 제2 노드(Q12)의 전위에 의해 제 2 PMOS 트랜지스터(P12)가 턴온되어 제 1 노드(Q11)는 하이 상태를 유지한다. 하이 상태로 인가되는 파워 업 리셋 신호(PURST)에 의해 제 1 NMOS 트랜지스터(N11)가 턴온되고, 로우 상태로 인가되는 제 1 전위(PGM_ER)에 의해 제 2 NMOS 트랜지스터(N12)가 턴오프된다. 한편, 제 2 전위(W1)는 2V 정도로 인가되지만, 프로그램된 플래쉬 메모리 셀(M11)의 문턱 전압이 1V 미만이므로 셀의 게이트를 턴온시킨다. 따라서, 제 1 노드(Q11)에서 접지 단자(Vss)로의 전류 패스가 형성되어 제 1 노드(Q11)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 1 노드(Q11)의 전위는 제 1 인버터(I11)를 통해 하이 상태로 반전되어 제 2 노드(Q12)의 전위가 되며, 하이 상태를 유지하는 제 2 노드(Q12)의 전위는 제 2 인버터(I12)를 통해 로우 상태로 반전되어 뱅크 제어 인에이블 신호(BANK_CON_EN)로 출력된다. 또한, 제 3 인버터(I13)를 통해 하이 상태로 재반전되어 뱅크 제어 인에이블 바 신호(BANK_CON_ENb)로 출력된다.
이렇게 뱅크 제어 인에이블 신호(BANK_CON_EN)가 로우 상태로 출력되면 제 1 뱅크를 8M로 선택하게 된다.
도 4는 본 발명에 따른 뱅크 사이즈 제어 스위치의 회로도로서, 비트라인쪽과 워드라인쪽이 동일하게 구성되므로 비트라인쪽을 예로 설명한다.
뱅크 사이즈 제어 인에이블 바 신호(BANK_CON_ENb) 및 이 신호가 제 1 인버터(I21)에 의해 반전된 신호에 의해 제 1 전송 게이트(T21)가 구동되어 제 1 뱅크 비트라인 프리디코더의 출력 신호(S_IN1)를 전달한다. 뱅크 사이즈 제어 인에이블신호(BANK_CON_EN) 및 이 신호가 제 2 인버터(I22)에 의해 반전된 신호에 의해 제 2 전송 게이트(T22)가 구동되어 제 2 뱅크 비트라인 프리디코더의 출력 신호(S_IN2)를 전달한다. 제 1 또는 제 2 전달 게이트(T21 또는 T22)를 통해 전달된 제 1 또는 제 2 뱅크 비트라인 프리디코더의 출력 신호(S_IN1 또는 S_IN2)는 제 3 및 제 4 인버터(I23 및 I24)를 통해 지연되어 로컬 비트라인 선택부를 구동시키기 위한 신호를 출력한다(S_OUT).
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 셀의 프로그램 또는 소거 상태에 따라 뱅크 사이즈를 조절할 수 있어 하나의 글로벌 비트라인 마스크를 사용하여 소자를 제작할 수 있으므로 뱅크 사이즈가 서로 다른 2개의 소자를 양산할 때 시간 및 경비를 절감할 수 있다.

Claims (10)

  1. 다수의 섹터와,
    상기 섹터를 구성하는 다수의 메모리 셀 각각에 접속된 로컬 비트라인을 선택하기 위한 다수의 로컬 비트라인 선택부와,
    상기 다수의 로컬 비트라인과 접속된 글로벌 비트라인을 선택하기 위한 글로벌 비트라인 선택부와,
    상기 로컬 비트라인 선택부 및 상기 글로벌 비트라인 선택부를 분할하여 구동시키기 위한 제 1 및 제 2 비트라인 프리디코더와,
    상기 섹터의 워드라인을 선택하기 위한 다수의 워드라인 선택부와,
    상기 워드라인 선택부를 분할하여 구동시키기 위한 제 1 및 제 2 워드라인 프리디코더와,
    플래쉬 메모리 셀의 프로그램 또는 소거 상태에 따라 뱅크 사이즈를 제어하기 위한 제 1 및 제 2 제어 신호를 출력하는 제 1 및 제 2 뱅크 사이즈 제어 신호 발생기와,
    상기 제 1 및 제 2 제어 신호에 따라 글로벌 비트라인의 사이즈를 결정하여 뱅크 사이즈를 결정하기 위한 제 1 및 제 2 스위칭 수단과,
    상기 제 1 및 제 2 제어 신호와 상기 제 1 및 제 2 비트라인 프리디코더의 출력 신호에 따라 뱅크의 마지막 섹터의 로컬 비트라인을 선택하는 로컬 비트라인 선택부를 구동시키기 위한 제 1 및 제 2 뱅크 사이즈 제어 스위치와,
    상기 제 1 및 제 2 제어 신호와 상기 제 1 및 제 2 워드라인 프리디코더의 출력 신호에 따라 뱅크의 마지막 섹터의 워드라인을 선택하는 워드라인 선택부를 구동시키기 위한 제 3 및 제 4 뱅크 사이즈 제어 스위치를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 뱅크 사이즈 제어 신호 발생기 각각은 리셋 신호에 따라 제 2 노드의 전위를 로우 상태로 초기화시키기 위한 제 1 스위칭 수단과,
    리셋 바 신호에 따라 제 1 노드에 전원 전압을 공급하기 위한 제 2 스위칭 수단과,
    상기 제 2 노드의 전위에 따라 상기 제 1 노드에 전원 전압을 공급하기 위한 제 3 스위칭 수단과,
    플래쉬 메모리 셀과,
    파워 업 리셋 신호에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 4 스위칭 수단과,
    상기 플래쉬 메모리 셀의 프로그램 또는 소거 동작에 따라 상기 플래쉬 메모리 셀의 드레인에 소정 전압을 공급하기 위한 제 5 스위칭 수단과,
    상기 제 1 노드의 전위를 반전시켜 상기 제 2 노드의 전위를 결정하기 위한 제 1 인버팅 수단과,
    상기 제 2 노드의 전위를 반전시켜 뱅크 제어 인에이블 신호를 출력하기 위한 제 2 인버팅 수단과,
    상기 뱅크 제어 인에이블 신호를 반전시켜 뱅크 제어 인에이블 바 신호를 출력하기 위한 제 3 인버팅 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제 2 항에 있어서, 상기 제 1 스위칭 수단은 상기 제 2 노드와 접지 단자 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제 2 항에 있어서, 상기 제 2 스위칭 수단은 전원 단자와 상기 제 1 노드 사이에 접속된 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제 2 항에 있어서, 상기 제 3 스위칭 수단은 전원 단자와 상기 제 1 노드 사이에 접속된 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  6. 제 2 항에 있어서, 상기 제 4 스위칭 수단은 상기 제 1 노드와 상기 플래쉬메모리 셀 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  7. 제 2 항에 있어서, 상기 제 5 스위칭 수단은 상기 플래쉬 메모리 셀의 프로그램 또는 소거 동작에 따라 게이트 단자에 각기 다른 바이어스가 인가되고, 프로그램 동작일 경우 드레인 단자를 통해 상기 플래쉬 메모리 셀의 드레인에 소정 전압을 인가하는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  8. 제 1 항에 있어서, 상기 제 1 및 제 2 스위칭 수단 각각은 상기 글로벌 비트라인 및 상기 뱅크의 마지막 섹터의 로컬 비트라인 사이에 접속되어 뱅크 제어 인에이블 신호 및 뱅크 제어 인에이블 바 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  9. 제 1 항에 있어서, 상기 제 1 및 제 2 뱅크 사이즈 제어 스위치 각각은 뱅크 제어 인에이블 바 신호 및 그 반전 신호에 따라 상기 제 1 비트라인 프리디코더의 출력 신호를 전달하기 위한 제 1 전송 게이트와,
    뱅크 제어 인에이블 신호 및 그 반전 신호에 따라 상기 제 2 비트라인 프리디코더의 출력 신호를 전달하기 위한 제 2 전송 게이트와,
    상기 제 1 또는 제 2 전송 게이트를 통해 전달된 제 1 또는 제 2 비트라인 프리디코더의 출력 신호를 소정 시간 지연시켜 뱅크의 마지막 섹터의 로컬 비트라인 선택부로 출력하기 위한 지연 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  10. 제 1 항에 있어서, 상기 제 3 및 제 4 뱅크 사이즈 제어 스위치 각각은 뱅크 제어 인에이블 바 신호 및 그 반전 신호에 따라 상기 제 1 워드라인 프리디코더의 출력 신호를 전달하기 위한 제 1 전송 게이트와,
    뱅크 제어 인에이블 신호 및 그 반전 신호에 따라 상기 제 2 워드라인 프리디코더의 출력 신호를 전달하기 위한 제 2 전송 게이트와,
    상기 제 1 또는 제 2 전송 게이트를 통해 전달된 제 1 또는 제 2 워드라인 프리디코더의 출력 신호를 소정 시간 지연시켜 뱅크의 마지막 섹터의 워드라인 선택부로 출력하기 위한 지연 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
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