JP2007207418A - プログラムセルの数によってプログラム電圧を調節する半導体メモリ装置及びそのプログラム方法 - Google Patents

Abstract

【課題】本発明はプログラムセルの数によってプログラム電圧を調節する半導体メモリ装置及びそのプログラム方法を提供する。
【解決手段】本発明に係る半導体メモリ装置は、メモリセルアレイと、書き込みデータが所定単位で入力される書き込みデータバッファと、前記書き込みデータのうちの前記メモリセルアレイにプログラムされるデータの数を数えるプログラムセルカウンタと、前記プログラムされるデータの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路とを含む。本発明に係る半導体メモリ装置によると、プログラムセルの数によってプログラム電圧のレベルを調節するため、プログラム特性を改善することができる。
【選択図】図３

Description

本発明は半導体メモリ装置に係り、さらに詳細にはプログラムセルの数によってプログラム電圧を調節する半導体メモリ装置及びそのプログラム方法に関する。

半導体メモリ装置はデータを記憶しておいて、必要なときにデータを読み出せる記憶装置である。半導体メモリ装置は、大きくＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に分けることができる。ＲＡＭは電源が切れれば、記憶されたデータが消滅する揮発性メモリ装置である。ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）は電源が切れても、記憶されたデータが消滅しない不揮発性メモリである。ＲＡＭはＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などを含む。ＲＯＭはＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａａｍｐｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）などを含む。

フラッシュメモリは、一般的にＮＡＮＤ型とＮＯＲ型に区分される。ＮＯＲフラッシュメモリは、ＮＡＮＤフラッシュメモリに比べて動作速度が速いので、例えば、高速データ処理を必須とする移動電話端末機などに主に用いられる。ＮＡＮＤフラッシュメモリはＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）方式によってプログラム及び消去動作を実行する。一方、ＮＯＲフラッシュメモリはホットエレクトロン注入（Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式によってプログラム動作を実行し、Ｆ−Ｎトンネリング方式によって消去動作を実行する。ＮＯＲフラッシュメモリはメモリセルのゲート構造によってスタックゲート型（ｓｔａｃｋ ｇａｔｅ ｔｙｐｅ）とスプリットゲート型（ｓｐｌｉｔ ｇａｔｅ ｔｙｐｅ）に区分される。

図１はＮＯＲフラッシュメモリのスタックゲート構造を有するメモリセル１０を示す。図１を参照すると、メモリセル１０はｐ型基板１９に形成されたＮ＋型のソース領域１３及びドレイン領域１４、１００Å以下の薄い絶縁膜１５を間に置いてチャンネル領域の上に形成されたフローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ；ＦＧ）１６、及び他の絶縁膜（ＯＮＯ膜）１７を間に置いてフローティングゲート１６上に形成されたコントロールゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ；ＣＧ）１８を有する。ソース領域１３、ドレイン領域１４、コントロールゲート１８にはそれぞれソースラインＳＬ、ビットラインＢＬ、ワードラインＷＬが接続される。

プログラム動作のときに、ソースラインＳＬと基板１９は接地される。そしてワードラインＷＬにはほぼ１０Ｖのワードライン電圧が印加され、ビットラインＢＬにはほぼ５Ｖのビットライン電圧が印加される。このようなバイアス条件下で、電子はドレイン領域１４の近傍のチャンネル領域からフローティングゲート１６に注入される。このようなメカニズムをホットエレクトロン注入（Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式といい、Ｆ−Ｎトンネリング方式によってプログラムされるＮＡＮＤフラッシュメモリと異なるメカニズムによってプログラムされる。

一般的に、プログラム動作の間に、ほぼ５Ｖの電圧がメモリセルのドレイン領域１４に印加される場合、ほぼ２００μＡのセル電流がチャンネル領域を介してドレイン領域１４からソース領域１３に流れる。例えば、バイト／ワード単位のデータビットが同時にプログラムされれば、バイト単位では最大１．６ｍＡ（２００μＡ×８）の電流が、そしてワード単位では最大３．２ｍＡ（２００μＡ×１６）の電流が必要になる。

図２はＮＯＲフラッシュメモリのスプリットゲート構造を有するメモリセル２０を示す。図２を参照すると、メモリセル２０はｐ型基板２９に形成されたN+型のソース領域２３及びドレイン領域２４、ゲート酸化膜２５を間に置いてチャンネル領域の上に形成されたフローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ；ＦＧ）２６、及びトンネル酸化膜２７を間に置いてフローティングゲート２６及びゲート酸化膜２５上に形成されたコントロールゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ；ＣＧ）２８を有する。ソース領域２３、ドレイン領域２４、及びコントロールゲート２８にはそれぞれソースラインＳＬ、ビットラインＢＬ、及びワードラインＷＬが接続される。

一般的に、プログラム動作のときにメモリセル２０に印加されるバイアス電圧は次のとおりである。ソースラインＳＬにはほぼ９Ｖのソースライン電圧ＶＳＬが印加され、ワードラインＷＬにはほぼ２Ｖのワードライン電圧ＶＷＬが印加される。そしてビットラインＢＬにはプログラムデータによってほぼ０．５Ｖまたはほぼ２Ｖのビットライン電圧ＶＢＬが印加される。このようなバイアス条件下で、電子はホットエレクトロン注入方式によってソース領域２４に隣接したチャンネル領域からフローティングゲート２６に注入される。

スプリットゲート構造を有するＮＯＲフラッシュメモリはプログラム動作のときにソースラインＳＬにほぼ９Ｖのプログラム電圧を印加する。このようなプログラム電圧はＮＯＲフラッシュメモリ内部のプログラム電圧発生回路から提供される。プログラム電圧発生回路は一定のレベルのプログラム電圧を生成するためにレギュレータを含む。しかしプログラム電圧発生回路で生成されたプログラム電圧はドライバ及びソースライン選択回路を通る際に電圧降下される。すなわち、プログラム電圧発生回路で生成されたプログラム電圧より低いレベルのソースライン電圧ＶＳＬがソースラインＳＬに印加される。

ソースライン電圧ＶＳＬのレベル降下は同時にプログラムセルの数が多いほどさらに深くなる。例えば、１回のプログラム動作によって３２個のメモリセルが同時にプログラムされると仮定すれば、３２個のメモリセルにはプログラムセルとプログラム禁止セルが含まれている。ここで、プログラムセルは実際プログラム動作を実行するセルでああり、プログラム禁止セルはプログラム動作を実行せずに消去状態を維持するセルである。

上述の例において、プログラムセルが１個である場合と、３２個である場合のソースライン電圧ＶＳＬのレベル降下は変わる。プログラムセルの数が多いほど、ソースライン電圧ＶＳＬは低くなる。プログラムセルの数によるソースライン電圧ＶＳＬの降下は図６Ａに示している。プログラムセルの数によってソースライン電圧ＶＳＬが変わると、メモリセルのプログラム特性が悪くなる虞がある。すなわち、プログラムセルの数によってメモリセルのストレス程度が変わり得る。そしてプログラムセルの数が多ければ、セル電流が不足し、プログラムフェイル（ｐｒｏｇｒａｍ ｆａｉｌ）を誘発することがある。

本発明は上述した問題点を解決するために提案されたものであり、本発明の目的は、プログラムセルの数によってプログラム電圧のレベルが変わることに起因してプログラム特性が低下することを防止するための半導体メモリ装置及びそのプログラム方法を提供することにある。

本発明に係る半導体メモリ装置は、メモリセルアレイ及びプログラム電圧発生回路を含み、前記プログラム電圧発生回路は、同時にプログラムされる前記メモリセルアレイ内のメモリセルの数によって、前記メモリセルアレイに印加するプログラム電圧を異にする。

実施形態において、前記メモリセルアレイはホットエレクトロン注入方式によってプログラムされる。前記メモリセルアレイはソースラインに接続される複数のＮＯＲフラッシュメモリセルを有する。前記複数のＮＯＲフラッシュメモリセルはスプリットゲート型である。前記プログラム電圧は前記ソースラインに接続された複数のスプリットゲート型ＮＯＲフラッシュメモリセルに印加される。

他の実施形態において、前記プログラム電圧発生回路は前記プログラムされるメモリセルの数によって前記プログラム電圧のレベルを調節するレギュレータを含む。前記レギュレータは電圧分割方式によって前記プログラム電圧のレベルを調節する。

本発明に係る半導体メモリ装置の他の側面は、メモリセルアレイ、書き込みデータが所定の単位で入力される書き込みデータバッファ、前記書き込みデータのうちの前記メモリセルアレイにプログラムされるデータの数を数えるプログラムセルカウンタ、及び前記プログラムされるデータの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路を含む。

実施形態において、前記メモリセルアレイはホットエレクトロン注入方式によってプログラムされる。前記メモリセルアレイはソースラインに接続された複数のＮＯＲフラッシュメモリセルを有する。前記複数のＮＯＲフラッシュメモリセルはスプリットゲート型である。前記プログラム電圧は前記ソースラインに接続された複数のスプリットゲート型ＮＯＲフラッシュメモリセルに印加される。

他の実施形態において、前記プログラム電圧発生回路は前記プログラムされるデータの数によって、電荷ポンプの動作を制御するレギュレータ、及び前記電荷ポンプの出力電圧を入力として受け、前記メモリセルアレイに前記プログラム電圧を提供するドライバを含む。前記レギュレータは電圧分割方式によって複数の電圧レベルを発生する電圧分割回路、前記プログラムされるデータの数によって複数の電圧レベルのうちのいずれか１つを選択する選択回路、及び基準電圧と前記選択された電圧レベルとを比較し、前記電荷ポンプを制御するための制御信号を発生する比較回路を含む。

本発明に係る半導体メモリ装置のプログラム方法は、書き込みデータが所定単位で入力される段階と、前記書き込みデータのうちのメモリセルアレイにプログラムされるデータの数を数える段階と、前記プログラムされるデータの数によって前記メモリセルアレイに印加するプログラム電圧を調節する段階とを含む。

実施形態において、前記メモリセルアレイはホットエレクトロン注入方式によってプログラムされる。前記メモリセルアレイはソースラインの間に接続された複数のＮＯＲフラッシュメモリセルを有する。前記複数のＮＯＲフラッシュメモリセルはスプリットゲート型である。前記プログラム電圧は前記ソースラインに印加される。

本発明に係る半導体メモリ装置は、プログラムセルの数によってメモリセルアレイに印加するプログラム電圧のレベルを異にする。本発明に係る半導体メモリ装置によると、プログラムセルの数によってプログラム電圧のレベルを調節するため、従来の技術に比較してプログラム特性を向上させることができる。

以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の望ましい実施形態を添付の図を参照して説明する。

図３は本発明の第１の実施形態に係る半導体メモリ装置を示すブロック図である。図３を参照すると、半導体メモリ装置１００はメモリセルアレイ１１０、書き込みデータバッファ１２０、プログラムセルカウンタ１３０、及びプログラム電圧発生回路１４０を含む。図３に示した半導体メモリ装置１００はプログラムセルの数によってプログラム電圧のレベルを異にする（変える）。

メモリセルアレイ１１０は複数のメモリセル(図示しない)を有する。例えば、メモリセルアレイ１１０は図１に示したスタックゲート型ＮＯＲフラッシュメモリセル１０または図２に示したスプリットゲート型ＮＯＲフラッシュメモリセル２０を有する。メモリセルはビットラインＢＬとソースラインＳＬとの間に接続される。スタックゲート型ＮＯＲフラッシュメモリセル１０にはビットラインＢＬを介してほぼ５Ｖのプログラム電圧が印加される。一方、スプリットゲート型ＮＯＲフラッシュメモリセル２０にはソースラインＳＬを介してほぼ９Ｖのプログラム電圧が印加される。スプリットゲート型ＮＯＲフラッシュメモリについて図４を参照して詳細に説明する。

書き込みデータバッファ１２０に書き込みデータ（ｗｒｉｔｅ ｄａｔａ）が所定単位（例えば、８＿ビット、１６＿ビット、３２＿ビットなど）で入力される。書き込みデータはデータ‘０’またはデータ‘１’を含む。ここで、データ‘０’はメモリセルアレイ１１０に実際にプログラムされるデータであり、データ‘１’はプログラム禁止データである。

一般的に、ＮＯＲフラッシュメモリは消去動作を通じてメモリセルアレイをブロック単位で消去する。消去動作によってメモリセルアレイは未プログラム状態のデータ‘１’に設定される。プログラム動作のときに書き込みデータバッファ１２０にデータ‘０’が入力されれば、ＮＯＲフラッシュメモリは選択されたメモリセルをプログラムする。しかしデータ‘１’が入力されれば、ＮＯＲフラッシュメモリは選択されたメモリセルに対するプログラムを禁止する。プログラムまたはプログラム禁止によって、選択されたメモリセルはデータ‘０’または‘１’にプログラムされる。

プログラムセルカウンタ１３０は書き込みデータバッファ１２０に入力された書き込みデータのうちのメモリセルアレイ１１０に実際にプログラムされるデータの数を数える。ここで、プログラムされるデータとは、データ‘０’を意味する。すなわち、プログラムセルカウンタ１３０は書き込みデータのうちのデータ‘０’の数を数え、カウント信号ＣＮＴをプログラム電圧発生回路１４０に提供する。

プログラム電圧発生回路１４０はプログラムセルカウンタ１３０から提供されるカウント信号ＣＮＴに応答して、メモリセルアレイ１１０に印加するプログラム電圧Ｖｐｇｍのレベルを調節する。プログラム電圧発生回路１４０はプログラムセルの数が多いほどプログラム電圧Ｖｐｇｍのレベルを高く設定する。

一般的に、スプリットゲート型ＮＯＲフラッシュメモリはソースラインＳＬを介してほぼ９Ｖのプログラム電圧を提供する。１つのソースラインＳＬには複数のスプリットゲート型ＮＯＲフラッシュメモリセルが接続される。このとき、プログラム電圧がプログラムセルの数に関係なくソースラインＳＬに提供されれば、プログラムセルの数によってプログラム特性が変わり得る。例えば、書き込みデータの数が３２個と仮定すれば、プログラムセルが１つであれば、１つのプログラムセルは高いプログラム電圧によってストレスを受けることができる。また、プログラムセルが３２個であれば、３２個のプログラムセルはプログラム電圧の降下によってプログラムフェイルが発生し得る。

図３に示した半導体メモリ装置１００はプログラムセルの数によってプログラム電圧Ｖｐｇｍを調節する。すなわち、半導体メモリ装置１００はプログラムセルの数が少なくなると、プログラム電圧Ｖｐｇｍのレベルを低く設定し、プログラムセルの数が多くなると、プログラム電圧Ｖｐｇｍのレベルを高く設定する。本発明に係る半導体メモリ装置１００はプログラムセルの数によってプログラム電圧Ｖｐｇｍのレベルを調節して、プログラムセルの数によるプログラム電圧Ｖｐｇｍの降下の差に起因したプログラムフェイルを防止する。

図４は本発明の第２の実施形態に係る半導体メモリ装置を示すブロック図である。図４を参照すると、半導体メモリ装置２００はメモリセルアレイ２１０、ビットライン選択回路２１５、書き込みデータバッファ２２０、プログラムセルカウンタ２３０、プログラム電圧発生回路２４０、及びソースライン選択回路２４５を含む。図４に示した半導体メモリ装置２００はスプリットゲート型ＮＯＲフラッシュメモリセルを有する。半導体メモリ装置２００はプログラムセルの数によって、ソースライン電圧ＶＳＬを調節する。

メモリセルアレイ２１０は複数のメモリセルＭＣ０〜ＭＣｍを含む。複数のメモリセルＭＣ０〜ＭＣｍはスプリットゲート型ＮＯＲフラッシュメモリセルである。図４において、複数のメモリセルＭＣ０〜ＭＣｍは１つのワードラインＷＬまたは１つのソースラインＳＬに接続されたもののみを示しているが、メモリセルアレイ２１０はその他にさらに多い数のメモリセルを含んでいる。

複数のメモリセルＭＣ０〜ＭＣｍはワードラインＷＬを介してワードライン選択回路（図示しない）に接続され、ソースラインＳＬを介してソースライン選択回路２４５に接続されている。複数のメモリセルＭＣ０〜ＭＣｍはソースラインＳＬと複数のビットラインＢＬ０〜ＢＬｍとの間に接続されている。それぞれのメモリセルはそれぞれのビットラインを介してビットライン選択回路２１５に接続されている。

例えば、メモリセルアレイ２１０は１つのソースラインＳＬまたは１つのワードラインＷＬに接続された５１２個のメモリセルを有する。５１２個のメモリセルにはワードライン電圧またはソースライン電圧が同時に印加される。一般的に、ワードライン電圧はほぼ２Ｖであり、ソースライン電圧はほぼ９Ｖである。プログラム動作のときに、メモリセルアレイ２１０は所定単位でプログラムされる。すなわち、５１２個のメモリセルは３２＿ビット単位で１６回にわたってプログラムされる。このとき、同時にプログラムされるメモリセルはビットライン選択回路２１５によって選択される。

ビットライン選択回路２１５はビットライン選択信号ＳＢＬに応答して同時にプログラムされるメモリセルを選択する。ここで、ビットライン選択信号ＳＢＬはコラムデコーダ（図示しない）から提供される。ビットライン選択回路２１５はＮＭＯＳトランジスタ（図示しない）で構成される。それぞれのＮＭＯＳトランジスタはそれぞれのビットラインと書き込みデータバッファ２２０との間に接続されている。ビットライン選択回路２１５はビットライン選択信号ＳＢＬに応答して書き込みデータを選択されたビットラインに同時に提供する。

書き込みデータバッファ２２０に書き込みデータ（ｗｒｉｔｅ ｄａｔａ）が所定単位例えば、３２＿ビットに入力される。書き込みデータはデータ‘０’またはデータ‘１’を含む。ここで、データ‘０’はメモリセルアレイ２１０に実際にプログラムされるデータであり、データ‘１’はプログラム禁止データ（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ ｄａｔａ）である。一般的に、書き込みデータが‘０’の場合には選択されたビットラインにほぼ０．５Ｖが提供される。このとき、メモリセルはデータ‘１’からデータ‘０’にプログラムされる。一方、書き込みデータが‘１’の場合には選択されたビットラインにほぼ２Ｖが提供される。このとき、メモリセルはプログラム禁止され、データ‘１’をそのまま維持する。

プログラムセルカウンタ２３０は書き込みデータバッファ２２０に入力された書き込みデータのうちのメモリセルアレイ２１０に実際にプログラムされるデータの数を数える。ここで、プログラムされるデータとはデータ‘０’を意味する。すなわち、プログラムセルカウンタ２３０は書き込みデータのうちのデータ‘０’の数を数え、カウント信号（ＣＮＴｉ；ｉは自然数）をプログラム電圧発生回路２４０に提供する。

プログラム電圧発生回路２４０はプログラムセルカウンタ２３０から提供されるカウント信号ＣＮＴｉに応答して、メモリセルアレイ２１０に印加するソースライン電圧ＶＳＬのレベルを調節する。プログラム電圧発生回路２４０はプログラムセルの数が多いほどソースライン電圧ＶＳＬのレベルを高く設定する。

図４を参照すると、プログラム電圧発生回路２４０はレギュレータ２４１、電荷ポンプ２４２、及びドライバ２４３を含む。レギュレータ２４１はプログラムセルカウンタ２３０から提供されるカウント信号ＣＮＴｉに応答して電荷ポンプ２４２の動作を制御するポンプイネーブル信号Ｐ＿ＥＮを発生する。電荷ポンプ２４２はポンプイネーブル信号Ｐ＿ＥＮに応答して動作する。すなわち、レギュレータ２４１はプログラムセルの数によって電荷ポンプ２４２の動作を制御することによって、電荷ポンプ２４２の出力電圧ＶＰＰを調節する。レギュレータ２４１の構成及び動作は図５を参照して詳細に説明する。一方、ドライバ２４３には電荷ポンプ２４２の出力電圧ＶＰＰが入力され、ソースライン電圧ＶＳＬを発生する。

ソースライン選択回路２４５はドライバ２４３とソースラインＳＬとの間に接続される。ソースライン選択回路２４５はソースライン選択信号ＳＳＬに応答してドライバ２４３の出力電圧をソースラインＳＬに提供する。ソースライン選択回路２４５は図４に示したように簡単にＰＭＯＳトランジスタによって実現することができる。ＰＭＯＳトランジスタはソースライン選択信号ＳＳＬに応答してソースラインＳＬをドライバ２４３に電気的に接続するか、遮断する。

図５は図４に示したレギュレータ２４１を示すブロック図である。図５を参照すると、レギュレータ２４１は電圧分割回路３１０、選択回路３２０、及び比較回路３３０を含む。レギュレータ２４１には電荷ポンプ２４２の出力電圧ＶＰＰ及び基準電圧Ｖｒｅｆが入力され、カウント信号ＣＮＴｉに応答して電荷ポンプ２４２の動作を制御するポンプイネーブル信号Ｐ＿ＥＮを発生する。

電圧分割回路３１０は電荷ポンプ２４２の出力端子と接地端子との間に接続される複数の抵抗器Ｒ１〜Ｒｋを有する。ここで、複数の抵抗器Ｒ１〜Ｒｋは同じ電圧値、または互いに異なる電圧値を有することができる。電圧分割回路３１０は電圧分割方式によって複数の電圧レベルＶ１〜Ｖｋを発生する。

選択回路３２０はカウント信号ＣＮＴｉに応答して複数の電圧レベルＶ１〜Ｖｋのうちのいずれか１つを選択する。選択回路３２０はプログラムセルの数が多いほど、高い電圧レベルを選択する。例えば、プログラムセルの数が３２個であれば、選択回路３２０は最も高い電圧レベルＶ１を選択する。そしてプログラムセルの数が１つであれば、選択回路３２０は最も低い電圧レベルＶｋを選択する。比較回路３３０は基準電圧Ｖｒｅｆと選択された電圧レベルとを比較し、電荷ポンプ２４２を制御するためのポンプイネーブル信号Ｐ＿ＥＮを発生する。

プログラムセルの数が多いほど、レギュレータ２４１は電荷ポンプ２４２の出力電圧ＶＰＰが高くなるように分割電圧を選択する。すなわち、レギュレータ２４１はプログラムセルカウンタ２３０から提供されるカウント信号ＣＮＴｉによって電荷ポンプ２４２の出力電圧ＶＰＰを調節する。

図６Ａ及び図６Ｂは図４に示した半導体メモリ装置においてプログラムセルの数によってソースライン電圧ＶＳＬが変わることを示すグラフである。図６Ａは従来の技術による半導体メモリ装置のソースライン電圧の変化を示し、図６Ｂは本発明に係る半導体メモリ装置のソースライン電圧の変化を示す。

図６Ａは電荷ポンプ（図４参照）２４２の出力電圧ＶＰＰがプログラムセルの数にかかわらず一定な場合である。このとき、ソースライン電圧ＶＳＬはプログラムセルの数が増加することによって一定の割合で減少する。ここで、電荷ポンプの出力電圧ＶＰＰとソースライン電圧ＶＳＬとの差はドライバ（図４参照）２４３及びソースライン選択回路（図４参照）２４５での電圧降下に起因する。

プログラムセルの数が増加すると、メモリセルの電流が増加する。メモリセルの電流が増加すると、ドライバ及びソースライン選択回路での電圧降下が増加し、ソースライン電圧ＶＳＬが低くなる。電荷ポンプの出力電圧ＶＰＰとソースライン電圧ＶＳＬとの差は半導体メモリ装置のプログラム特性を低下させ、半導体メモリ装置の歩留まり（ｙｉｅｌｄ）を低下させる。

図６Ｂは電荷ポンプ２４２の出力電圧ＶＰＰがプログラムセルの数によって変わる場合である。すなわち、プログラムセルの数が多くなる程、電荷ポンプ２４２の出力電圧ＶＰＰ’が増加する。このとき、ソースライン電圧ＶＳＬ’はプログラムセルの数が増加しても、図６Ａのように低下しない。これはプログラムセルの数によって電荷ポンプ２４２の出力電圧ＶＰＰ’が増加するためである。

本発明によると、メモリセルの電流が増加しても、ソースライン電圧ＶＳＬが急激に低下せず、従来に比較してさらに良いプログラム特性を得ることができる。このように本発明に係る半導体メモリ装置はプログラムセルの数をあらかじめ把握してソースライン電圧ＶＳＬを自動的に変更する。本発明によると、プログラムセルの数によってソースライン電圧ＶＳＬを調節するため、従来技術に比較してプログラム特性が良くなる。

本発明に係る半導体メモリ装置はスマートカード（ｓｍａｒｔ ｃａｒｄ）などに適用されることができる。フラッシュメモリを内蔵したスマートカードはフラッシュメモリセルにデータをプログラムするソースラインに高電圧（ほぼ９Ｖ）を印加する。このような高電圧はスマートカード内部のレギュレータによって制御され、ドライバを経てソースラインに提供される。また、本発明に係る半導体メモリ装置はホットエレクトロン注入方式によってプログラムするフラッシュメモリ製品に適用されることができる。

また、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の範囲は上述した実施形態に限定されるものではなく、特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。

ＮＯＲフラッシュメモリのスタックゲート型メモリセルを示す断面図である。 ＮＯＲフラッシュメモリのスプリットゲート型メモリセルを示す断面図である。 本発明の第１実施形態に係る半導体メモリ装置を示すブロック図である。 本発明の第２実施形態に係る半導体メモリ装置を示すブロック図である。 図４に示したレギュレータを示すブロック図である。 プログラムされるセルの数によってプログラム電圧が変わることを示すグラフである。 プログラムされるセルの数によってプログラム電圧が変わることを示すグラフである。

符号の説明

１００，２００ 半導体メモリ装置
１１０、２１０ メモリセルアレイ
１２０，２２０ 書き込みデータバッファ
１３０、２３０ プログラムセルカウンタ
１４０，２４０ プログラム電圧発生回路
２１５ ビットライン選択回路
２４５ ソースライン選択回路

Claims (20)

1. メモリセルアレイと、
   前記メモリセルアレイに同時にプログラムされるメモリセルの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路とを含むことを特徴とする半導体メモリ装置。
2. 前記プログラムされるメモリセルの数を数えるプログラムセルカウンタをさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記メモリセルアレイはホットエレクトロン注入方式によってプログラムされることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記メモリセルアレイはソースラインに接続された複数のＮＯＲフラッシュメモリセルを有することを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記複数のＮＯＲフラッシュメモリセルはスプリットゲート型であることを特徴とする請求項４に記載の半導体メモリ装置。
6. 前記プログラム電圧は前記ソースラインに接続された複数のスプリットゲート型ＮＯＲフラッシュメモリセルに印加されることを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記プログラム電圧発生回路は前記プログラムされるメモリセルの数に応じて前記プログラム電圧のレベルを調節するレギュレータを含むことを特徴とする請求項１に記載の半導体メモリ装置。
8. 前記レギュレータは電圧分割方式によって前記プログラム電圧のレベルを調節することを特徴とする請求項７に記載の半導体メモリ装置。
9. メモリセルアレイと、
   書き込みデータが所定の単位で入力される書き込みデータバッファと、
   前記書き込みデータのうちの前記メモリセルアレイにプログラムされるデータの数を数えるプログラムセルカウンタと、
   前記プログラムされるデータの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路とを含むことを特徴とする半導体メモリ装置。
10. 前記メモリセルアレイはホットエレクトロン注入方式によってプログラムされることを特徴とする請求項９に記載の半導体メモリ装置。
11. 前記メモリセルアレイはソースラインに接続された複数のＮＯＲフラッシュメモリセルを有することを特徴とする請求項９に記載の半導体メモリ装置。
12. 前記複数のＮＯＲフラッシュメモリセルはスプリットゲート型であることを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記プログラム電圧は前記ソースラインに接続された複数のスプリットゲート型ＮＯＲフラッシュメモリセルに印加されることを特徴とする請求項１２に記載の半導体メモリ装置。
14. 前記プログラム電圧発生回路は、
    前記プログラムされるデータの数によって、電荷ポンプの動作を制御するレギュレータと、
    前記電荷ポンプの出力電圧が入力され、前記メモリセルアレイに前記プログラム電圧を提供するドライバとを含むことを特徴とする請求項９に記載の半導体メモリ装置。
15. 前記レギュレータは、
    電圧分割方式によって複数の電圧レベルを発生する電圧分割回路と、
    前記プログラムされるデータの数によって複数の電圧レベルのうちのいずれか１つを選択する選択回路と、
    基準電圧と前記選択された電圧レベルとを比較し、前記電荷ポンプを制御するための制御信号を発生する比較回路とを含むことを特徴とする請求項１４に記載の半導体メモリ装置。
16. 半導体メモリ装置のプログラム方法において、
    書き込みデータが所定の単位で入力される段階と、
    前記書き込みデータのうちのメモリセルアレイにプログラムされるデータの数を数える段階と、
    前記プログラムされるデータの数によって前記メモリセルアレイに印加するプログラム電圧を調節する段階とを含むことを特徴とするプログラム方法。
17. 前記メモリセルアレイはホットエレクトロン注入方式によってプログラムされることを特徴とする請求項１６に記載のプログラム方法。
18. 前記メモリセルアレイはソースラインに接続された複数のＮＯＲフラッシュメモリセルを有することを特徴とする請求項１６に記載のプログラム方法。
19. 前記複数のＮＯＲフラッシュメモリセルはスプリットゲート型であることを特徴とする請求項１８に記載のプログラム方法。
20. 前記プログラム電圧は前記ソースラインに印加されることを特徴とする請求項１８に記載のプログラム方法。

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