KR20070079839A - 프로그램 셀의 수에 따라 프로그램 전압을 조절하는 반도체메모리 장치 및 그것의 프로그램 방법 - Google Patents

프로그램 셀의 수에 따라 프로그램 전압을 조절하는 반도체메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명은 프로그램 셀의 수에 따라 프로그램 전압을 조절하는 반도체 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이; 쓰기 데이터를 소정 단위로 입력받는 쓰기 데이터 버퍼; 상기 쓰기 데이터 중에서 상기 메모리 셀 어레이에 프로그램될 데이터의 수의 세는 프로그램 셀 카운터; 및 상기 프로그램될 데이터의 수에 따라, 상기 메모리 셀 어레이에 인가하는 프로그램 전압을 달리하는 프로그램 전압 발생 회로를 포함한다. 본 발명에 따른 반도체 메모리 장치에 의하면, 프로그램 셀의 수에 따라 프로그램 전압의 레벨을 조절하기 때문에 프로그램 특성을 개선할 수 있다.

Description

프로그램 셀의 수에 따라 프로그램 전압을 조절하는 반도체 메모리 장치 및 그것의 프로그램 방법{SEMICONDUCTOR MEMORY DEVICE CONTROLLING PROGRAM VOLTAGE ACCORDING TO NUMBER OF PROGRAM CELLS AND PROGRAM METHOD THEREOF}
도 1은 노어 플래시 메모리의 스택 게이트 형 메모리 셀을 보여주는 단면도이다.
도 2는 노어 플래시 메모리의 스플리트 게이트 형 메모리 셀을 보여주는 단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 5는 도 4에 도시된 레귤레이터를 보여주는 블록도이다.
도 6은 프로그램되는 셀의 수에 따라 프로그램 전압이 변하는 것을 보여주는 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
100, 200; 반도체 메모리 장치 110, 210; 메모리 셀 어레이
120, 220; 쓰기 데이터 버퍼 130, 230; 프로그램 셀 카운터
140, 240; 프로그램 전압 발생 회로
215; 비트 라인 선택 회로 245; 소스 라인 선택 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 프로그램 셀의 수에 따라 프로그램 전압을 조절하는 반도체 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(EraAMPble PROM), EEPROM(Electrically EPROM), 플래시 메모리(flash memory) 등을 포함한다.
플래시 메모리는 일반적으로 낸드형과 노어형으로 구분된다. 노어 플래시 메모리는 코드 저장형 메모리로서, 낸드 플래시 메모리에 비해 동작 속도가 빠르기 때문에 고속 데이터 처리가 필수적인 이동전화 단말기 등에 주로 사용된다. 낸드 플래시 메모리는 F-N 터널링(Fowler-Nordheim tunneling) 방식에 의해 프로그램 및 소거 동작을 수행한다. 반면에, 노어 플래시 메모리는 열 전자 주입(Hot Electron Injection) 방식에 의해 프로그램 동작을 수행하고, F-N 터널링(Fowler-Nordheim tunneling) 방식에 의해 소거 동작을 수행한다. 노어 플래시 메모리는 메모리 셀의 게이트 구조에 따라 스택 게이트 형(stack gate type)과 스플리트 게이트 형(split gate type)으로 구분된다.
도 1은 노어 플래시 메모리의 스택 게이트 구조를 갖는 메모리 셀(10)을 보여준다. 도 1을 참조하면, 메모리 셀(10)은 p형 기판(19)에 형성된 N+형의 소스 영역(13) 및 드레인 영역(14), 100Å이하의 얇은 절연막(15)을 사이에 두고 채널 영역 위에 형성된 플로팅 게이트(Floating Gate; FG)(16), 그리고 다른 절연막(ONO막)(17)을 사이에 두고 플로팅 게이트(16) 위에 형성된 컨트롤 게이트 (Control Gate; CG)(18)를 갖는다. 소스 영역(13), 드레인 영역(14), 컨트롤 게이트(18)에는 각각 소스 라인(SL), 비트 라인(BL), 워드 라인(WL)이 연결된다.
프로그램 동작 시에, 소스 라인(SL)과 기판(19)은 접지된다. 그리고 워드 라인(WL)에는 약 10V의 워드 라인 전압이 인가되고, 비트 라인(BL)에는 약 5V의 비트 라인 전압이 인가된다. 이러한 바이어스 조건하에서, 전자들은 드레인 영역(14)에 인접한 채널 영역으로부터 플로팅 게이트(16)로 주입된다. 이러한 메커니즘을 열 전자 주입(Hot Electron Injection) 방식이라고 하며, F-N 터널링(Fowler-Nordheim tunneling) 방식에 의해 프로그램되는 낸드 플래시 메모리와 다른 메커니즘에 의해 프로그램된다.
일반적으로, 프로그램 동작 동안에 약 5V의 전압이 메모리 셀의 드레인 영역(14)에 인가될 때, 약 200μA의 셀 전류가 채널 영역을 통해 드레인 영역(14)에서 접지된 소스 영역(13)으로 흐른다. 예를 들어, 바이트/워드 단위의 데이터 비트들이 동시에 프로그램되면, 바이트 단위에서는 최대 1.6㎃(200㎂×8)의 전류가 그리고 워드 단위에서는 최대 3.2㎃(200㎂×16)의 전류가 필요하게 된다.
도 2는 노어 플래시 메모리의 스플리트 게이트 구조를 갖는 메모리 셀(20)을 보여준다. 도 2를 참조하면, 메모리 셀(20)은 p형 기판(29)에 형성된 N+형의 소스 영역(23) 및 드레인 영역(24), 게이트 산화막(25)을 사이에 두고 채널 영역 위에 형성된 플로팅 게이트(Floating Gate; FG)(26), 그리고 터널 산화막(27)을 사이에 두고 플로팅 게이트(26) 및 게이트 산화막(25) 위에 형성된 컨트롤 게이트(Control Gate; CG)(28)를 갖는다. 소스 영역(23), 드레인 영역(24), 컨트롤 게이트(28)에는 각각 소스 라인(SL), 비트 라인(BL), 워드 라인(WL)이 연결된다.
일반적으로, 프로그램 동작 시에 메모리 셀(20)에 인가되는 바이어스 전압은 다음과 같다. 소스 라인(SL)에는 약 9V의 소스 라인 전압(VSL)이 인가되고, 워드 라인(WL)에는 약 2V의 워드 라인 전압(VWL)이 인가된다. 그리고 비트 라인(BL)에는 프로그램 데이터에 따라 약 0.5V 또는 약 2V의 비트 라인 전압(VBL)이 인가된다. 이러한 바이어스 조건하에서, 전자들은 열 전자 주입 방식에 의해 소스 영역(24)에 인접한 채널 영역으로부터 플로팅 게이트(26)로 주입된다.
스플리트 게이트 구조를 갖는 노어 플래시 메모리는 프로그램 동작 시에 소스 라인(SL)으로 약 9V의 프로그램 전압을 인가한다. 이러한 프로그램 전압은 노어 플래시 메모리 내부의 프로그램 전압 발생 회로에서 제공된다. 프로그램 전압 발생 회로는 일정한 레벨의 프로그램 전압을 생성하기 위해 레귤레이터를 포함한다. 그러나 프로그램 전압 발생 회로에서 생성된 프로그램 전압은 드라이버 및 소스 라인 선택 회로를 거치면서 전압 강하된다. 즉, 프로그램 전압 발생 회로에서 생성된 프로그램 전압보다 낮은 레벨의 소스 라인 전압(VSL)이 소스 라인(SL)에 인가된다.
소스 라인 전압(VSL)의 레벨 강하는 동시에 프로그램 셀의 수가 많을수록 더 심해진다. 예를 들어, 한 번의 프로그램 동작에 의해 32개의 메모리 셀이 동시에 프로그램된다고 가정하자. 32개의 메모리 셀에는 프로그램 셀(program cell)과 프로그램 금지 셀(program inhibit cell)이 포함되어 있다. 여기에서, 프로그램 셀은 실제 프로그램 동작을 수행하는 셀이다. 그리고 프로그램 금지 셀은 프로그램 동작을 수행하지 않고 소거 상태를 유지하는 셀이다.
위의 예에서, 프로그램 셀이 1개일 때와 32개 일 때의 소스 라인 전압(VSL)의 레벨 강하는 달라진다. 프로그램 셀의 수가 많을수록 소스 라인 전압(VSL)은 낮아지게 된다. 프로그램 셀의 수에 따른 소스 라인 전압(VSL)의 강하는 도 6a에 도시되어 있다. 프로그램 셀의 수에 따라 소스 라인 전압(VSL)이 달라지면, 메모리 셀의 프로그램 특성이 나빠질 수 있다. 즉, 프로그램 셀의 수에 따라 메모리 셀의 스트레스 정도가 달라질 수 있다. 그리고 프로그램 셀의 수가 많으면, 셀 전류가 부족하여 프로그램 폐일(program fail)을 유발할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적 은 프로그램 셀의 수에 따라 프로그램 전압의 레벨이 달라져서 프로그램 특성이 저하되는 것을 방지하기 위한 반도체 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이; 및 상기 메모리 셀 어레이에 동시에 프로그램되는 메모리 셀의 수에 따라, 상기 메모리 셀 어레이에 인가하는 프로그램 전압을 달리하는 프로그램 전압 발생 회로를 포함한다.
실시예로서, 상기 메모리 셀 어레이는 열 전자 주입 방식에 의해 프로그램된다. 상기 메모리 셀 어레이는 소스 라인에 연결되는 복수의 노어 플래시 메모리 셀을 갖는다. 상기 복수의 노어 플래시 메모리 셀은 스플리트 게이트 형이다. 상기 프로그램 전압은 상기 소스 라인에 연결된 복수의 스플리트 게이트 형 노어 플래시 메모리 셀에 인가된다.
다른 실시예로서, 상기 프로그램 전압 발생 회로는 상기 프로그램되는 메모리 셀의 수에 따라 상기 프로그램 전압의 레벨을 조절하는 레귤레이터를 포함한다. 상기 레귤레이터는 전압 분배 방식에 의해 상기 프로그램 전압의 레벨을 조절한다.
본 발명에 따른 반도체 메모리 장치의 다른 측면은 메모리 셀 어레이; 쓰기 데이터를 소정 단위로 입력받는 쓰기 데이터 버퍼; 상기 쓰기 데이터 중에서 상기 메모리 셀 어레이에 프로그램될 데이터의 수의 세는 프로그램 셀 카운터; 및 상기 프로그램될 데이터의 수에 따라, 상기 메모리 셀 어레이에 인가하는 프로그램 전압을 달리하는 프로그램 전압 발생 회로를 포함한다.
실시예로서, 상기 메모리 셀 어레이는 열 전자 주입 방식에 의해 프로그램된다. 상기 메모리 셀 어레이는 소스 라인에 연결된 복수의 노어 플래시 메모리 셀을 갖는다. 상기 복수의 노어 플래시 메모리 셀은 스플리트 게이트 형이다. 상기 프로그램 전압은 상기 소스 라인에 연결된 복수의 스플리트 게이트 형 노어 플래시 메모리 셀에 인가된다.
다른 실시예로서, 상기 프로그램 전압 발생 회로는 상기 프로그램될 데이터의 수에 따라, 전하 펌프의 동작을 제어하는 레귤레이터; 및 상기 전하 펌프의 출력 전압을 입력받고, 상기 메모리 셀 어레이에 상기 프로그램 전압을 제공하는 드라이버를 포함한다. 상기 레귤레이터는 전압 분배 방식에 의해 복수의 전압 레벨을 발생하는 전압 분배 회로; 상기 프로그램될 데이터의 수에 따라 복수의 전압 레벨 중에서 어느 하나를 선택하는 선택 회로; 및 기준 전압과 상기 선택된 전압 레벨을 비교하고, 상기 전하 펌프를 제어하기 위한 제어 신호를 발생하는 비교 회로를 포함한다.
본 발명에 따른 반도체 메모리 장치의 프로그램 방법은 쓰기 데이터를 소정 단위로 입력받는 단계; 상기 쓰기 데이터 중에서 메모리 셀 어레이에 프로그램될 데이터의 수의 세는 단계; 및 상기 프로그램될 데이터의 수에 따라 상기 메모리 셀 어레이에 인가하는 프로그램 전압을 조절하는 단계를 포함한다.
실시예로서, 상기 메모리 셀 어레이는 열 전자 주입 방식에 의해 프로그램된다. 상기 메모리 셀 어레이는 소스 라인 사이에 연결된 복수의 노어 플래시 메모리 셀을 갖는다. 상기 복수의 노어 플래시 메모리 셀은 스플리트 게이트 형이다. 상기 프로그램 전압은 상기 소스 라인에 인가된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 쓰기 데이터 버퍼(120), 프로그램 셀 카운터(130), 그리고 프로그램 전압 발생 회로(140)를 포함한다. 도 3에 도시된 반도체 메모리 장치(100)는 프로그램 셀의 수에 따라 프로그램 전압의 레벨을 달리한다.
메모리 셀 어레이(110)는 복수의 메모리 셀(도시되지 않음)을 갖는다. 예를 들면, 메모리 셀 어레이(110)는 도 1에 도시된 스택 게이트 형 노어 플래시 메모리 셀(10) 또는 도 2에 도시된 스플리트 게이트 형 노어 플래시 메모리 셀(20)을 갖는다. 메모리 셀은 비트 라인(BL)과 소스 라인(SL) 사이에 연결된다. 스택 게이트 형 노어 플래시 메모리 셀(10)은 비트 라인(BL)을 통해 약 5V의 프로그램 전압을 인가받는다. 반면에, 스플리트 게이트 형 노어 플래시 메모리 셀( 20)은 소스 라인(SL)을 통해 약 9V의 프로그램 전압을 인가받는다. 스플리트 게이트 형 노어 플래시 메모리는 도 4를 참조하여 상세히 설명된다.
쓰기 데이터 버퍼(120)는 쓰기 데이터(write data)를 소정 단위(예를 들면, 8_비트, 16_비트, 32_비트 등)로 입력받는다. 쓰기 데이터에는 데이터 '0' 또는 데이터 '1'을 포함한다. 여기에서, 데이터 '0'은 메모리 셀 어레이(110)에 실제로 프 로그램될 데이터이며, 데이터 '1'은 프로그램 금지 데이터(program inhibit data)이다.
일반적으로, 노어 플래시 메모리는 소거 동작을 통해 메모리 셀 어레이를 블록 단위로 소거한다. 소거 동작에 의해 메모리 셀 어레이는 데이터 '1'로 프로그램된다. 프로그램 동작 시에 쓰기 데이터 버퍼(120)에 데이터 '0'이 입력되면, 노어 플래시 메모리는 선택된 메모리 셀을 프로그램한다. 그러나 데이터 '1'이 입력되면, 노어 플래시 메모리는 선택된 메모리 셀을 프로그램 금지한다. 프로그램 또는 프로그램 금지에 의해, 선택된 메모리 셀은 데이터 '0' 또는 '1'로 프로그램된다.
프로그램 셀 카운터(130)는 쓰기 데이터 버퍼(120)에 입력된 쓰기 데이터 중에서 메모리 셀 어레이(110)에 실제로 프로그램될 데이터의 수를 센다. 여기에서, 프로그램될 데이터란 데이터 '0'을 의미한다. 즉, 프로그램 셀 카운터(130)는 쓰기 데이터 중에서 데이터 '0'의 수를 세고, 카운트 신호(CNT)를 프로그램 전압 발생 회로(140)에 제공한다.
프로그램 전압 발생 회로(140)는 프로그램 셀 카운터(130)로부터 제공되는 카운트 신호(CNT)에 응답하여, 메모리 셀 어레이(110)에 인가하는 프로그램 전압(Vpgm)의 레벨을 조절한다. 프로그램 전압 발생 회로(140)는 프로그램 셀의 수의 많을수록 프로그램 전압(Vpgm)의 레벨을 높게 설정한다.
일반적으로, 스플리트 게이트 형 노어 플래시 메모리는 소스 라인(SL)을 통해 약 9V의 프로그램 전압을 제공한다. 하나의 소스 라인(SL)에는 복수의 스플리트 게이트 형 노어 플래시 메모리 셀이 연결된다. 이때, 프로그램 전압이 프로그램 셀의 수에 무관하게 소스 라인(SL)에 제공되면, 프로그램 셀의 수에 따라 프로그램 특성이 달라질 수 있다. 예를 들어, 쓰기 데이터의 수가 32개라고 가정하자. 프로그램 셀이 1개이면, 1개의 프로그램 셀은 높은 프로그램 전압으로 인해 스트레스를 받을 수 있다. 또한, 프로그램 셀이 32개이면, 32개의 프로그램 셀은 프로그램 전압의 강하로 인해 프로그램 폐일(program fail)을 발생할 수 있다.
도 3에 도시된 반도체 메모리 장치(100)는 프로그램 셀의 수에 따라 프로그램 전압(Vpgm)을 조절한다. 즉, 반도체 메모리 장치(100)는 프로그램 셀의 수가 적으면 프로그램 전압(Vpgm)의 레벨을 낮게 설정하고, 프로그램 셀의 수가 많으면 프로그램 전압(Vpgm)의 레벨을 높게 설정한다. 본 발명에 따른 반도체 메모리 장치(100)는 프로그램 셀의 수에 따라 프로그램 전압(Vpgm)의 레벨을 조절하여, 프로그램 셀의 수에 따른 프로그램 전압(Vpgm)의 강하 차이로 인한 프로그램 폐일을 방지한다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 반도체 메모리 장치(200)는 메모리 셀 어레이(210), 비트 라인 선택 회로(215), 쓰기 데이터 버퍼(220), 프로그램 셀 카운터(230), 프로그램 전압 발생 회로(240), 그리고 소스 라인 선택 회로(245)를 포함한다. 도 4에 도시된 반도체 메모리 장치(200)는 스플리트 게이트 형 노어 플래시 메모리 셀을 갖는다. 반도체 메모리 장치(200)는 프로그램 셀의 수에 따라, 소스 라인 전압(VSL)을 조절한다.
메모리 셀 어레이(210)는 복수의 메모리 셀(MC0~MCm)을 포함한다. 복수의 메모리 셀(MC0~MCm)은 스플리트 게이트 형 노어 플래시 메모리 셀이다. 도 4에서, 복수의 메모리 셀(MC0~MCm)은 하나의 워드 라인(WL) 또는 하나의 소스 라인(SL)에 연결된 것만을 보여주고 있으나, 메모리 셀 어레이(210)는 이것 이외에 더 많은 수의 메모리 셀을 포함하고 있다.
복수의 메모리 셀(MC0~MCm)은 워드 라인(WL)을 통해 워드 라인 선택 회로(도시되지 않음)에 연결되며, 소스 라인(SL)을 통해 소스 라인 선택 회로(245)에 연결되어 있다. 복수의 메모리 셀(MC0~MCm)은 소스 라인(SL)과 복수의 비트 라인(BL0~BLm) 사이에 연결되어 있다. 각각의 메모리 셀은 각각의 비트 라인을 통해 비트 라인 선택 회로(215)에 연결되어 있다.
예를 들면, 메모리 셀 어레이(210)는 하나의 소스 라인(SL) 또는 하나의 워드 라인(WL)에 연결된 512개의 메모리 셀을 갖는다. 512개의 메모리 셀에는 워드 라인 전압 또는 소스 라인 전압이 동시에 인가된다. 일반적으로, 워드 라인 전압은 약 2V이며, 소스 라인 전압은 약 9V이다. 프로그램 동작 시에, 메모리 셀 어레이(210)는 소정 단위로 프로그램된다. 즉, 512개의 메모리 셀은 32_비트 단위로 16회에 걸쳐 프로그램된다. 이때 동시에 프로그램되는 메모리 셀은 비트 라인 선택 회로(215)에 의해 선택된다.
비트 라인 선택 회로(215)는 비트 라인 선택 신호(SBL)에 응답하여 동시에 프로그램되는 메모리 셀을 선택한다. 여기에서, 비트 라인 선택 신호(SBL)는 칼럼 디코더(도시되지 않음)로부터 제공된다. 비트 라인 선택 회로(215)는 NMOS 트랜지 스터(도시되지 않음)로 구성된다. 각각의 NMOS 트랜지스터는 각각의 비트 라인과 쓰기 데이터 버퍼(220) 사이에 연결되어 있다. 비트 라인 선택 회로(215)는 비트 라인 선택 신호(SBL)에 응답하여 쓰기 데이터를 선택된 비트 라인으로 동시에 제공한다.
쓰기 데이터 버퍼(220)는 쓰기 데이터(write data)를 소정 단위(예를 들면, 32_비트)로 입력받는다. 쓰기 데이터에는 데이터 '0' 또는 데이터 '1'을 포함한다. 여기에서, 데이터 '0'은 메모리 셀 어레이(210)에 실제로 프로그램될 데이터이며, 데이터 '1'은 프로그램 금지 데이터(program inhibit data)이다. 일반적으로, 쓰기 데이터가 '0'인 경우에는 선택된 비트 라인으로 약 0.5V가 제공된다. 이때 메모리 셀은 데이터 '1'에서 데이터 '0'으로 프로그램된다. 반면에, 쓰기 데이터가 '1'인 경우에는 선택된 비트 라인으로 약 2V가 제공된다. 이때 메모리 셀은 프로그램 금지되며, 데이터 '1'을 그대로 유지한다.
프로그램 셀 카운터(230)는 쓰기 데이터 버퍼(220)에 입력된 쓰기 데이터 중에서 메모리 셀 어레이(210)에 실제로 프로그램될 데이터의 수를 센다. 여기에서, 프로그램될 데이터란 데이터 '0'을 의미한다. 즉, 프로그램 셀 카운터(230)는 쓰기 데이터 중에서 데이터 '0'의 수를 세고, 카운트 신호(CNTi; i는 자연수)를 프로그램 전압 발생 회로(240)에 제공한다.
프로그램 전압 발생 회로(240)는 프로그램 셀 카운터(230)로부터 제공되는 카운트 신호(CNTi)에 응답하여, 메모리 셀 어레이(210)에 인가하는 소스 라인 전압(VSL)의 레벨을 조절한다. 프로그램 전압 발생 회로(240)는 프로그램 셀의 수 의 많을수록 소스 라인 전압(VSL)의 레벨을 높게 설정한다.
도 4를 참조하면, 프로그램 전압 발생 회로(240)는 레귤레이터(241), 전하 펌프(242), 그리고 드라이버(243)를 포함한다. 레귤레이터(241)는 프로그램 셀 카운터(230)로부터 제공되는 카운트 신호(CNTi)에 응답하여 전하 펌프(242)의 동작을 제어하는 펌프 인에이블 신호(P_EN)를 발생한다. 전하 펌프(242)는 펌프 인에이블 신호(P_EN)에 응답하여 동작한다. 즉, 레귤레이터(241)는 프로그램 셀의 수에 따라 전하 펌프(242)의 동작을 제어함으로써, 전하 펌프(242)의 출력 전압(VPP)을 조절한다. 레귤레이터(241)의 구성 및 동작은 도 5를 참조하여 상세히 설명된다. 한편, 드라이버(243)는 전하 펌프(242)의 출력 전압(VPP)을 입력받고, 소스 라인 전압(VSL)을 발생한다.
소스 라인 선택 회로(245)는 드라이버(243)와 소스 라인(SL) 사이에 연결된다. 소스 라인 선택 회로(245)는 소스 라인 선택 신호(SSL)에 응답하여 드라이버(243)의 출력 전압을 소스 라인(SL)으로 제공한다. 소스 라인 선택 회로(245)는 도 4에서 보는 바와 같이 간단하게 PMOS 트랜지스터로 구현할 수 있다. PMOS 트랜지스터는 소스 라인 선택 신호(SSL)에 응답하여 소스 라인(SL)을 드라이버(243)에 전기적으로 연결하거나 차단한다.
도 5는 도 4에 도시된 레귤레이터(241)를 보여주는 블록도이다. 도 5를 참조하면, 레귤레이터(241)는 전압 분배 회로(310), 선택 회로(320), 그리고 비교 회로(330)를 포함한다. 레귤레이터(241)는 전하 펌프(242)의 출력 전압(VPP) 및 기준 전압(Vref)을 입력받고, 카운트 신호(CNTi)에 응답하여 전하 펌프(242)의 동작 을 제어하는 펌프 인에이블 신호(P_EN)를 발생한다.
전압 분배 회로(310)는 전하 펌프(242)의 출력 단자와 접지 단자 사이에 연결되는 복수의 저항기(R1~Rk)를 갖는다. 여기에서, 복수의 저항기(R1~Rk)는 동일한 전압 값을 가질 수도 있고, 서로 다른 전압 값을 가질 수도 있다. 전압 분배 회로(310)는 전압 분배 방식에 의해 복수의 전압 레벨(V1~Vk)을 발생한다.
선택 회로(320)는 카운트 신호(CNTi)에 응답하여 복수의 전압 레벨(V1~Vk) 중에서 어느 하나를 선택한다. 선택 회로(320)는 프로그램 셀의 수가 많을수록 높은 전압 레벨을 선택한다. 예를 들면, 프로그램 셀의 수가 32개이면, 선택 회로(320)는 가장 높은 전압 레벨(V1)을 선택한다. 그리고 프로그램 셀의 수가 1개이면, 선택 회로(320)는 가장 낮은 전압 레벨(Vk)을 선택한다. 비교 회로(330)는 기준 전압(Vref)과 선택된 전압 레벨을 비교하고, 전하 펌프(242)를 제어하기 위한 펌프 인에이블 신호(P_EN)를 발생한다.
프로그램 셀의 수가 많을수록, 레귤레이터(241)는 전하 펌프(242)의 출력 전압(VPP)이 높아지도록 분배 전압을 선택한다. 즉, 레귤레이터(241)는 프로그램 셀 카운터(230)에서 제공되는 카운트 신호(CNTi)에 따라 전하 펌프(242)의 출력 전압(VPP)을 조절한다.
도 6은 도 4에 도시된 반도체 메모리 장치에서 프로그램 셀의 수에 따라 소스 라인 전압(VSL)이 변하는 것을 보여주는 그래프이다. 도 6a는 종래 기술에 따른 반도체 메모리 장치의 소스 라인 전압의 변화를 보여주고, 도 6b는 본 발명에 따른 반도체 메모리 장치의 소스 라인 전압의 변화를 보여준다.
도 6a는 전하 펌프(도 4 참조, 242)의 출력 전압(VPP)이 프로그램 셀의 수에 관계없이 일정한 경우이다. 이때 소스 라인 전압(VSL)은 프로그램 셀의 수가 증가함에 따라 일정한 비율로 감소한다. 여기에서, 전하 펌프의 출력 전압(VPP)과 소스 라인 전압(VSL)의 차이는 드라이버(도 4 참조, 243) 및 소스 라인 선택 회로(도 4 참조, 245)에서의 전압 강하에 기인한다.
프로그램 셀의 수가 증가하면, 메모리 셀의 전류가 증가한다. 메모리 셀의 전류가 증가하면, 드라이버 및 소스 라인 선택 회로에서의 전압 강하가 증가하여, 소스 라인 전압(VSL)이 낮아지게 된다. 전하 펌프의 출력 전압(VPP)과 소스 라인 전압(VSL)의 차이는 반도체 메모리 장치의 프로그램 특성을 떨어뜨리고, 반도체 메모리 장치의 수율(yield)을 저하한다.
도 6b는 전하 펌프(242)의 출력 전압(VPP)이 프로그램 셀의 수에 따라 변하는 경우이다. 즉, 프로그램 셀의 수가 많아짐에 따라 전하 펌프(242)의 출력 전압(VPP')이 증가한다. 이때 소스 라인 전압(VSL')은 프로그램 셀의 수가 증가하더라도 도 6a와 같이 떨어지지 않는다. 이는 프로그램 셀의 수에 따라 전하 펌프(242)의 출력 전압(VPP')이 증가하기 때문이다.
본 발명에 의하면, 메모리 셀의 전류가 증가하더라도 소스 라인 전압(VSL)이 급격하게 떨어지지 않기 때문에 종래에 비해 더 좋은 프로그램 특성을 얻을 수 있다. 이와 같이 본 발명에 따른 반도체 메모리 장치는 프로그램 셀의 수를 미리 파악하여 소스 라인 전압(VSL)을 자동으로 변경한다. 본 발명에 의하면, 프로그램 셀의 수에 따라 소스 라인 전압(VSL)을 조절하기 때문에, 종래 기술에 비해 프로그램 특성이 좋아진다.
본 발명에 따른 반도체 메모리 장치는 스마트 카드(smart card) 등에 적용될 수 있다. 플래시 메모리를 내장한 스마트 카드는 플래시 메모리 셀에 데이터를 프로그램할 소스 라인으로 고전압(약 9V)을 인가한다. 이러한 고전압은 스마트 카드 내부의 레귤레이터에 의해 제어되며, 드라이버를 거쳐 소스 라인으로 제공된다. 또한, 본 발명에 따른 반도체 메모리 장치는 열 전자 주입 방식에 의해 프로그램하는 플래시 메모리 제품에 적용될 수 있다.
또한, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명에 따른 반도체 메모리 장치는 프로그램 셀의 수에 따라 메모리 셀 어레이에 인가하는 프로그램 전압의 레벨을 달리한다. 본 발명에 따른 반도체 메모리 장치에 의하면, 프로그램 셀의 수에 따라 프로그램 전압의 레벨을 조절하기 때문에, 종래 기술에 비해 프로그램 특성이 좋아진다.

Claims (20)

  1. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 동시에 프로그램되는 메모리 셀의 수에 따라, 상기 메모리 셀 어레이에 인가하는 프로그램 전압을 달리하는 프로그램 전압 발생 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램되는 메모리 셀의 수를 세는 프로그램 셀 카운터를 더 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 열 전자 주입 방식에 의해 프로그램되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 셀 어레이는 소스 라인에 연결되는 복수의 노어 플래시 메모리 셀을 갖는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수의 노어 플래시 메모리 셀은 스플리트 게이트 형인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 프로그램 전압은 상기 소스 라인에 연결된 복수의 스플리트 게이트 형 노어 플래시 메모리 셀에 인가되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 프로그램 전압 발생 회로는 상기 프로그램되는 메모리 셀의 수에 따라 상기 프로그램 전압의 레벨을 조절하는 레귤레이터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 레귤레이터는 전압 분배 방식에 의해 상기 프로그램 전압의 레벨을 조절하는 반도체 메모리 장치.
  9. 메모리 셀 어레이;
    쓰기 데이터를 소정 단위로 입력받는 쓰기 데이터 버퍼;
    상기 쓰기 데이터 중에서 상기 메모리 셀 어레이에 프로그램될 데이터의 수의 세는 프로그램 셀 카운터; 및
    상기 프로그램될 데이터의 수에 따라, 상기 메모리 셀 어레이에 인가하는 프로그램 전압을 달리하는 프로그램 전압 발생 회로를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 메모리 셀 어레이는 열 전자 주입 방식에 의해 프로그램되는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 메모리 셀 어레이는 소스 라인에 연결된 복수의 노어 플래시 메모리 셀을 갖는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 복수의 노어 플래시 메모리 셀은 스플리트 게이트 형인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 프로그램 전압은 상기 소스 라인에 연결된 복수의 스플리트 게이트 형 노어 플래시 메모리 셀에 인가되는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 프로그램 전압 발생 회로는
    상기 프로그램될 데이터의 수에 따라, 전하 펌프의 동작을 제어하는 레귤레이터; 및
    상기 전하 펌프의 출력 전압을 입력받고, 상기 메모리 셀 어레이에 상기 프로그램 전압을 제공하는 드라이버를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 레귤레이터는
    전압 분배 방식에 의해 복수의 전압 레벨을 발생하는 전압 분배 회로;
    상기 프로그램될 데이터의 수에 따라 복수의 전압 레벨 중에서 어느 하나를 선택하는 선택 회로; 및
    기준 전압과 상기 선택된 전압 레벨을 비교하고, 상기 전하 펌프를 제어하기 위한 제어 신호를 발생하는 비교 회로를 포함하는 반도체 메모리 장치.
  16. 반도체 메모리 장치의 프로그램 방법에 있어서:
    쓰기 데이터를 소정 단위로 입력받는 단계;
    상기 쓰기 데이터 중에서 메모리 셀 어레이에 프로그램될 데이터의 수의 세는 단계; 및
    상기 프로그램될 데이터의 수에 따라 상기 메모리 셀 어레이에 인가하는 프로그램 전압을 조절하는 단계를 포함하는 프로그램 방법.
  17. 제 16 항에 있어서,
    상기 메모리 셀 어레이는 열 전자 주입 방식에 의해 프로그램되는 프로그램 방법.
  18. 제 16 항에 있어서,
    상기 메모리 셀 어레이는 소스 라인 사이에 연결된 복수의 노어 플래시 메모리 셀을 갖는 프로그램 방법.
  19. 제 18 항에 있어서,
    상기 복수의 노어 플래시 메모리 셀은 스플리트 게이트 형인 것을 특징으로 하는 프로그램 방법.
  20. 제 18 항에 있어서,
    상기 프로그램 전압은 상기 소스 라인에 인가되는 프로그램 방법.
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