CN115527572A - 读出放大器电路、存储器及电子装置 - Google Patents

Abstract

公开了一种读出放大器电路、存储器及电子装置。读出放大器电路，包括：第一PMOS晶体管(501)，源极连接电源端子，栅极连接参考电压，漏极连接输出端子；第一NMOS晶体管(503)，漏极连接输出端子，栅极连接第二节点(fb)，源极连接第一节点(N1)，第一节点连接位线；第二NMOS晶体管(504)，漏极连接第二节点，栅极连接第一节点，源极连接第三节点(N3)；第二PMOS晶体管(502)，源极连接电源端子，栅极连接第二参考电压，漏极连接第二节点；第三NMOS晶体管(505)，漏极连接第三节点，栅极连接第二节点，源极接地。通过使用第三NMOS晶体管对现有的双二极管连接结构进行替换，并对第二NMOS晶体管进行复用，能够在提高次级点频率以保证环路的稳定性的同时，节省SA电路的占地面积。

Description

读出放大器电路、存储器及电子装置

技术领域

本发明涉及半导体存储技术领域，尤其涉及一种读出放大器电路、存储器及电子装置。

背景技术

计算机或其他电子设备中实现为半导体集成电路的存储器设备不可或缺。存在许多不同类型的存储器，例如易失性和非易失性存储器，这些不同的存储器类型包括但不限于随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和闪存(Flash)。

在这其中，闪存已发展成广泛用于各种电子应用的非易失性存储器。闪存通常使用一个晶体管作为一个存储单元，并可实现高存储密度，高可靠性和低功耗。闪存的常见用途包括个人计算机、平板电脑、数码相机和智能电话。个人计算机系统使用的程序代码和系统数据(例如基本输入/输出系统(BIOS))通常也存储在闪存中。

随着计算机系统性能的提高，闪存性能也亟需提高。决定闪存性能的一个关键电路是读出放大器(Sense Amplifier，其后也可被称为“SA”)及其相关电路。例如，存储器访问时间取决于SA及其适配的读出方案的速度。例如，在智能手机中，更快的闪存访问时间可以提高手机的整体运行速度，执行并行操作的能力以及可以处理的数据量。

众所周知，SA可在读操作或是编程/擦除操作后的验证中用于比较被选存储单元的输出信号和参考信号，并基于比较结果进行相应的输出。图1示出了SA的基本操作原理。

如图所示，SA可以看作一个比较器，通过将由一条位线(Bit line，其后也可被称为“BL”)上电压SENSL得到的信号与参考信号REF相比较，能够输出不同的SAOUT信号，从而能够将位线上的微弱信号进行放大和读出，由此判定被选存储单元的当前存储状态，例如，是存储“0”还是“1”。

由于一个SA电路通常与一条位线相连，因此闪存中包含成千上万相同结构的SA电路。随着晶体管制程的进一步减小和集成度的提升，需要在确保存取性能的情况下，尽可能地精简SA电路的结构，以节省面积开支。

发明内容

有鉴于此，本发明提供了一种改进的SA结构。该结构能够在保持电路稳定特性的同时，节省SA结构所需的晶体管数量，从而进一步缩减存储器芯片制造所需的占地面积。

根据本发明的第一个方面，提供了一种读出放大器电路，包括：第一PMOS晶体管，源极连接电源端子，栅极连接参考电压，漏极连接输出端子；第一NMOS晶体管，漏极连接输出端子，栅极连接第二节点，源极连接第一节点，第一节点连接位线；第二NMOS晶体管，漏极连接第二节点，栅极连接第一节点，源极连接第三节点；第二PMOS晶体管，源极连接电源端子，栅极连接第二参考电压，漏极连接第二节点；第三NMOS晶体管，漏极连接第三节点，栅极连接第二节点，源极接地。

可选地，所述读出放大器电路用于在读操作或验证操作中输出连接所述位线的存储单元中的存储数据。

可选地，所述第一NMOS晶体管和所述第二NMOS晶体管构成用于稳定所述位线上电压的负反馈回路。

可选地，所述位线在读操作或验证操作之前连接预充电路，并由所述第二PMOS晶体管栅极输入的第二参考电压预充至钳位电压。

可选地，所述负反馈回路在读操作或验证操作期间稳定所述位线上的钳位电压。

可选地，所述输出端子连接反相器，并且所述反相器的输出用于表示所述存储数据。

可选地，所述第二PMOS晶体管经由栅极连接的第二参考电压，为串接的所述第二NMOS晶体管和第三NMOS晶体管提供稳定电流，并降低所述第二节点的阻抗。

根据本发明的第二个方面，提供了一种存储器，包括：如第一方面所述的读出放大器电路，用于读出并放大位线上的电流信号以判定被选存储单元的存储内容。

根据本发明的第三个方面，提供了一种电子装置，包括如第二方面所述的存储器。

由此，本发明通过使用第三NMOS晶体管对现有的双二极管连接结构进行替换，并对第二NMOS晶体管进行合理复用，同样能够降低节点fb的阻抗，提高fb节点的次级点频率，保证环路的稳定性。另外，相较于二极管连接的双晶体管结构，本发明给出的SA结构节省了一个晶体管的占地面积，从而能够在保证整体SA工作性能的同时进一步减小SA模块电路的面积消耗。

附图说明

通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。

图1示出了SA的基本操作原理。

图2是包含根据本发明一个实施例的存储器的电子装置。

图3是说明根据本发明一个实施例的存储块的示意图。

图4示出了SA电路结构的组成例。

图5示出了改进的SA电路结构的组成示意图。

具体实施方式

参照附图将更详细地描述各个实施例。然而，本发明能够以不同的形式实施，并不应被解释为受限于本文所阐述的实施例。相反地，提供这些实施例以便使本公开将是彻底且完整的，并且将本发明的范围充分地传达给本领域的技术人员。在本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。

值得注意的是，附图是简化的原理图，因此不一定按比例绘制。在一些情况下，附图的各个部分可能被夸大，以便更清楚地说明所示实施例的某些特征。

进一步值得注意的是，在下面的描述中，阐述了具体的细节以便于理解本发明，然而，可在没有这些具体细节的一部分的情况下实践本发明。另外，，公知的结构和/或过程可能仅被简略地描述或者根本不被描述，以避免用不必要的公知细节来掩盖本公开。

还应注意，在一些情况下，对于相关领域的技术人员显见的是，除非另有特别说明，所描述的一个实施例相关的元件(也被称为特征)可以单独使用或与另一个实施例的其它元件组合使用。

如下将结合附图详细描述本发明的各个实施例，并且为了便于理解，首先将结合图2描述本发明的应用环境。

图2是包含根据本发明一个实施例的存储器的电子装置。如图所示，装置10包括主机200和存储器300。

在此，主机200是指实现该装置10关键功能的部分，即，装置10的主要部分，并且主机200(或者说装置10)可以是任何适当的电子装置。在一个实施例中，装置10可以是电子设备，包括但不限于例如诸如移动电话、平板电脑、可穿戴设备和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、电视机、机顶盒和投影仪的非便携式电子装置。此时，存储器300可以是为独立电子设备提供存储服务的装置。

在其他实施例中，装置10也可以是具有相对独立功能的电子器件(这些电子器件通常是组成电子设备的关键器件)，例如独立贩售的智能屏幕、主控芯片、摄像头组件等。这些电子器件通常需要被组装，例如，智能屏幕被组装至手机，才能为消费者(例如，购买手机的用户)提供服务。此时，存储器300可以是为电子器件提供必要存储服务的器件。

例如，当装置10是智能电话时，存储器300可以是为智能电话提供存储服务的存储芯片。当装置10是组成智能电话的智能屏幕时，存储器300可以是为了该智能屏幕实现其全部功能而提供存储服务的存储芯片。

存储器300可以对来自主机200的请求操作做出响应。例如，存储器300可存储由主机200提供的数据，还可将存储的数据提供给主机200。存储在存储器300中的数据可被主机200访问。存储器300可用作主机200的主存储器或辅助存储器。在此，存储器300存储的数据不仅可以包括狭义的数据文件(例如，拍摄的照片，编写的Word文档等)，还可以包括广义上的其他数据，例如命令数据和地址数据等。

理论上，根据与主机200电联接的主机接口的协议，存储器300可利用各种存储装置中的任何一种来实施。在本发明中，可以优选使用闪存实现存储器300。闪存包括NAND闪存和NOR闪存。存储器300内包含的各个部件(例如部件310-370)可被集成到一个半导体装置中。例如，存储器300内包含的各个部件可被集成到一个半导体装置中以形成固态驱动器(SSD)。当存储器300用作SSD时，与存储器300电联接的主机200的操作速度可得到显著提高。

具体地，在存储器300中，存储阵列320可以存储由主机300访问的数据。控制器310可以控制存储阵列320和主机200之间的数据交换以及针对存储阵列320的各种操作，例如，读操作，编程操作(写操作)和擦除操作。

具体参照图2，存储器300可包括控制器310、存储阵列320、地址寄存器330、行解码器340、读出放大器(或感测电路)345、列解码器350、电荷泵(或供电单元)360和缓冲单元(或页缓冲器)370。

在存储器300中，控制器310可响应于外部控制信号而接收命令信号和/或地址信号。控制器310可响应于命令信号来控制对应于读取命令、编程命令和擦除命令中的一个操作的执行。控制器310可基于地址信号生成地址信号(包括行信号和列信号)。

电荷泵360用于产生读取操作、编程操作和擦除操作中所需的各种操作电压。

地址寄存器330可在控制器310的控制下存储行地址信息和列地址信息。行解码器340通过字线(WordLine，WL)联接到存储阵列320，并且可响应于行地址来选择至少一个字线。列解码器350通过位线联接到存储阵列320，并且可响应于地址寄存器330的输出而选择至少一个位线(BL)。根据一个实施例，行解码器340可对地址寄存器330的行地址进行解码，并且产生用于选择存储阵列320的块的解码信号。

缓冲单元370可在控制器310的控制下存储待编程(或写入)到存储阵列320中的数据。此外，缓冲单元370可存储从存储阵列320中读出的数据，并将读出的数据输出到外部(例如，经由控制器310送至主机)。缓冲单元370例如是静态随机存取存储器(SRAM)。缓冲单元370也可称为页缓冲器370。

存储阵列330可以包括多个存储块。根据可在每个存储单元中存储或表示的位数，存储阵列330包括的多个存储块可以是单层单元(SLC)存储块和/或多层单元(MLC)存储块。SLC指一个存储单元中存储一个比特，MLC则指一个存储单元中可以存储多个比特，例如2个甚至3个比特。

图3是NAND闪存的存储块的示意图。参见图3，存储块包括设置为多行和多列的存储单元。每行的存储单元连接同一字线，并构成一个“页”(page)。每列的存储单元连接同一位线，并构成一个串(String，STR)。每个串还包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST，多个存储单元(cell)串联地被电连接在选择晶体管SST和DST之间。存储单元例如是包括浮栅或电荷俘获层的晶体管。各个存储单元可由每一个都存储1位数据信息的SLC来配置。作为参照，在图3中，“GSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示共源线。

图3示的存储块包括64个页，分别连接至WL0～WL63。在其他实施例中每个块可以包括更多或是更少的页。图3示的每个页包括N个存储单元。每个页可以包括数据存储区，冗余存储区，ECC码存储区等。例如，每个页的数据存储区包括1024*8个存储单元，可存储1KB数据。

在本发明中，存储器300可被实现为二维或三维存储器装置。例如，在存储器被三维实现的情况下，其包括的多个存储块可以通过在第一至第三方向(例如，x轴方向、y轴方向和z轴方向)上延伸的结构来被实现为三维结构。

在读操作时，选中的页的字线上被施加读电压(例如，0.6V)，未选中页的字线上则被施加读取通过电压(例如，6V)，读取通过电压能使无论处于编程状态(存储“0”的存储单元)还是未编程状态(存储“1”的存储单元)的存储单元都导通。对于处于未编程状态的晶体管来说，晶体管在读电压下将处于导通状态。而对于处于编程状态的晶体管来说，晶体管在读电压下将处于截止状态。

读出放大器345可以在读操作或是验证操作中用于比较流过被选存储单元的电流和参考电流，并进行相应的输出。具体地，读出放大器345可以包括多个相同的SA电路结构，例如图3所示SA₀-SA_N-1。当一个页的数据存储区包括1024*8个存储单元，可存储1KB数据时，对应的存储块通常也需要配备1024*8条位线，以及相应的1024*8个SA电路结构。

每个SA电路结构可以看作是图1所示的一个电流比较器。每个SA电路结构与一根BL线相连接，例如SA₀连接BL₀，SA₁连接BL₁,…,SA_N-1连接BL_N-1。每个SA还可以各自连接参考电压V_ref，由此获取参考电流I_ref，并通过BL上电流与参考电流的比较，来进行输出。

具体地，在读操作中，存储“1”的晶体管在读电压下将处于导通状态，BL上的电流相对较大，而存储“0”的晶体管在读电压下将处于截止状态，BL上的电流相对较小。由此，在读操作下参考电流I_ref相同的情况下，针对不同的SENBL的输入，SA可以输出不同的比较结果，分别对应于高电平(例如，电源电压V_DD)和低电平(例如，0)，由此指示对应BL上被选晶体管的存储内容。擦除验证操作或编程验证操作与读操作类似。在擦除验证操作中施加到选中存储单元的控制栅的验证电压的大小和读取操作中的读取电压的大小不同，相应地，参考电流不相同，参考电压V_ref也不相同。

以上结合图1-3描述了能够实施本发明的应用场景，以及SA的基本操作原理。如下将结合图4，对SA电路(也可称为SA单元)的组成和具体操作原理进行说明。

图4示出了SA电路结构的组成例。如图所示，SA电路400包括两个PMOS晶体管401和402，四个NMOS晶体管403-406。

PMOS晶体管401和NMOS晶体管403串联在电源端子和第一节点N1之间。第一节点N1连接存储器300的位线BL。PMOS晶体管401用于提供参考电流I_ref。具体地，PMOS晶体管401的栅极连接参考电压V_ref，源极连接电源端子，漏极连接输出端子sain。在此，可将PMOS晶体管401称为SA电路的“第一PMOS晶体管”。在某些情况下，可以将PMOS晶体管401的栅极看作是SA电路的参考输入端，此时SA电路的参考输入是参考电压V_ref。在某些情况下，还可以将PMOS晶体管401的漏极看作是SA电路的参考输入端，此时SA电路的参考输入是基于参考电压V_ref生成的参考电流I_ref。

参考电压V_ref可由参考单元(refcell)的参考电流经由电流镜像，再经过I/V转换得到。应该理解的是，在给定存储器的给定操作下，读出放大器345的SA₀-SA_N-1电路得到的参考电压V_ref应该相同，或至少接近相同。即，对于在特定电源电压下操作的闪存，读操作下每个SA的参考电压V_ref应该相同，类似地，验证操作下每个SA的参考电压V_ref应该相同。但读操作和验证操作下的参考电压V_ref的电压值可以不同，在本发明如下的描述中，将着重结合读操作来描述SA电路的原理。

NMOS晶体管403的源极连接第一节点N1，栅极连接第二节点fb，漏极连接输出端子sain。在此，可将NMOS晶体管403称为SA电路的“第一NMOS晶体管”。

NMOS晶体管404的源极接地，栅极连接第一节点N1，漏极连接第二节点fb。在此，可将NMOS晶体管404称为SA电路的“第二NMOS晶体管”。

第一节点N1是位线BL上的节点。NMOS晶体管403的源极连接位线BL。存储单元(Cell)的漏极连接BL，源极则可通过公共源极线接地。由于NMOS晶体管404栅极上的电流可以忽略，因此BL上的电流等于流经NMOS晶体管403的电流，因此NMOS晶体管403的源极可被看作是SA电路的输入端。如下将详述，该输入端获取的是钳位在固定电压(例如，0.8V)下的BL基于被选存储单元的存储内容而产生的电流。

NMOS晶体管403和NMOS晶体管404组成负反馈电路，以确保BL上的电压SENBL的稳定。

左侧支路上的晶体管402、405和406不直接参与SA电路中比较器的比较，但能够用于稳定反馈回路，避免环路振荡。

具体地，PMOS晶体管402的栅极连接第二参考电压V_ref’，源极连接电源端子，漏极连接第二节点fb。在此，可将PMOS晶体管402称为SA电路的“第二PMOS晶体管”。

NMOS晶体管405和406各自进行二极管连接，即它们的漏极和栅极短接。漏栅连接的NMOS晶体管可以看作是在正向电压下导通的二极管。在图4中，二极管连接的NMOS晶体管405和406彼此串接，并且NMOS晶体管406的漏极和栅极连接第二节点fb，NMOS晶体管405的源极接地。在此，同样为了方便描述，可以将NMOS晶体管405称为SA电路的“第三NMOS晶体管”，将NMOS晶体管406称为SA电路的“第四NMOS晶体管”。

在此，不同于参考电压V_ref，第二参考电压V_ref’并非用作SA电路中比较器的参考输入，而是用于读操作前的BL电压预充。二极管连接的NMOS晶体管405和406用于降低第二节点fb的阻抗，以确保由NMOS晶体管403和404组成的反馈回路的稳定性。在实际应用中，可以利用带隙(Bandgap)电路输出电压值不随温度变化的电压作为第二参考电压V_ref’。

在实际操作中，在进行读操作之前，可以使用预充电路并在第二参考电压V_ref’的参与下将BL预充到预定电压，例如使得SENBL为0.8V，随后断开预充电路与BL的连接。由于第二参考电压V_ref’通常略低于电源电压V_DD，并且二极管连接的NMOS管405和406有着相对稳定的正向压降(例如，0.7V)，因此第二节点fb具有相对稳定的电压值，例如1.4V。当BL上存在一定扰动时，如果SENBL增大，则工作在饱和区的NMOS晶体管404的栅极-源极电压增大，导致漏极电流增大，使得第二节点fb的电压降低，由于NMOS晶体管403的栅极-源极电压不变，第二节点fb的电压降低又会导致SENBL降低，从而形成针对位线电压SENBL的负反馈。由此，通过引入由NMOS晶体管403和404组成的负反馈回路，能够使得SENBL的电压被钳位在预充电压上，例如0.8V。

对于NAND Flash，在读操作中，由于BL上其他存储单元都处于导通状态，位线BL上的电流由被选存储单元中存储0或是1来确定。

具体地，当被选存储单元存储0(或是待读出的数据为0)时，被选存储单元的晶体管趋向于截止，因此BL上电流较小，即流过NMOS晶体管403的电流较小，因此NMOS晶体管403工作在线性区，漏极-源极电压较小。此时，流经PMOS晶体管401的参考电流I_ref大于流过NMOS晶体管403的电流(即位线BL上的电流)，因此在sain输出高电平，例如接近于电源电压V_DD的高电平。

当被选单元存储1时，被选存储单元所在的晶体管导通，因此BL上电流大，即流过NMOS晶体管403的电流较大，因此NMOS晶体管403工作在饱和区，sain输出低电平。

在某些实现中，可以在sain输出后连接一个反相器，以使得被选单元存储0时SA电路输出低电平，被选单元存储1时SA电路输出高电平。此时，SA电路的输出可以等同于图1所示的输出SAOUT。

在图4所示的SA电路中，由于存在由NMOS晶体管403和404组成的负反馈电路，用于将SENBL电压在预充后钳位在预定电压，因此需要防止反馈回路发生振荡。由于主节点(即，第一节点N1)在相对固定的电阻电容条件下的节点频率较低且难以改变，因此通过引入二极管连接的NMOS晶体管405和406，并在合适取值的第二参考电压V_ref’帮助下，降低负反馈电路次级点(即，第二节点fb)的阻抗，由此提升第二节点fb的节点频率。这样可以使得主节点和次级阶段的节点频率相差较大，从而确保反馈回路的环路稳定性。

然而，由于闪存中包含大量的SA电路，即如图4所示的SA单元。随着晶体管制程的进一步减小和集成度的提升，需要在确保存取性能的情况下，尽可能地精简SA电路的结构，以节省面积开支。为此，本发明进一步提出了一种更为精简的SA电路结构，其能够在确保环路稳定性和读取速度的同时，减少SA电路所需晶体管的数量，以便从整体上节省面积消耗。

图5示出了改进的SA电路结构的组成示意图。与图4类似地，SA电路500也包括栅极各自接入不同参考电压的两个PMOS晶体管501和502，组成负反馈电路的两个NMOS晶体管503和504。但不同之处在于，在图5的SA电路结构中，省略了由两个晶体管形成的二极管结构，而是通过一个晶体管(NMOS晶体管505)的合理连接，降低了第二节点fb的阻抗，确保了环路的稳定性。

具体地，PMOS晶体管501的栅极连接参考电压V_ref，源极连接于电源端子，漏极连接于输出端子。在此，可将PMOS晶体管501称为SA电路的“第一PMOS晶体管”。PMOS晶体管501的连接方式与图4所示的PMOS晶体管401的连接方式完全相同。PMOS晶体管501的栅极可以看作是SA电路的参考输入端，输入的是参考电压V_ref。

NMOS晶体管503和NMOS晶体管504组成负反馈电路，以确保BL上的电压SENBL的稳定。

NMOS晶体管503的源极连接第一节点N1，栅极连接第二节点fb，漏极连接输出端子。在此，可将NMOS晶体管503称为SA电路的“第一NMOS晶体管”。NMOS晶体管503的连接方式与图4所示的NMOS晶体管403的连接方式完全相同。

NMOS晶体管504的栅极连接于第一节点N1，漏极连接于第二节点fb，源极连接第三节点N3。在此，仍然可将NMOS晶体管504称为SA电路的“第二NMOS晶体管”。在图5的实现中，NMOS晶体管504的源极不再接地，而是改为连接第三节点N3。

具体地，不同于图4，在图5的电路结构中，NMOS晶体管504的源极由接地改为连接NMOS晶体管505的漏极。因此，NMOS晶体管504除了用于形成负反馈回路，还进行了复用，以结合如下将详述的PMOS晶体管502和NMOS晶体管505构成用于稳定反馈环路并避免环路振荡的左侧支路。

具体地，PMOS晶体管502的栅极连接于第二参考电压V_ref’，源极连接于电源端子，漏极连接于第二节点fb。在此，仍可将PMOS晶体管502称为SA电路的“第二PMOS晶体管”。

NMOS晶体管505的漏极连接于第三节点N3，即，连接NMOS晶体管504的源极，栅极连接第二节点fb，源极接地。在此，虽然连接方式与图4中不同，但为方便起见，仍然可将NMOS晶体管505称为SA电路的“第三NMOS晶体管”。

在此，第二参考电压V_ref’仍然可以用于BL的电压预充，并可由NMOS晶体管504和505组成的通路，降低第二节点fb的阻抗，以确保由NMOS晶体管503和504组成的反馈回路的稳定性。

在实际操作中，在进行读操作之前，同样可以使用预充电路并在第二参考电压V_ref’的参与下将BL预充到预定电压，例如SENBL为0.8V，然后断开预充电路与BL的连接。由于MOS管栅极电流趋近于零，因此左侧支路导通时，流经PMOS晶体管502、NMOS晶体管504和505的电流相等。

当BL上存在一定扰动时，例如BL的电压SENBL增大，则工作在饱和区的NMOS晶体管504的栅极-源极电压增大，导致漏极电流增大，使得第二节点fb的电压降低，而第二节点fb的电压降低，由于NMOS晶体管504的栅极-源极电压不变，从而导致SENBL降低。由此，通过引入由NMOS晶体管503和504组成的负反馈回路，能够使得SENBL的电压被钳位在预定电压。

由于第一节点N1、第二节点fb的电压趋于稳定，且第二参考电压V_ref’保持不变，因此NMOS晶体管504和505有着相对稳定的漏极-源极压降，从而反过来保证fb电压的稳定。

类似地，在读操作中，当被选存储单元存储0时，被选存储单元所在的晶体管趋向于截止，因此BL上电流较小，即流经NMOS晶体管503的电流较小，因此NMOS晶体管503工作在线性区，漏极-源极电压较小。此时，流经PMOS晶体管501的参考电流I_ref大于流过NMOS晶体管503的电流(即位线BL上的电流)，因此在sain输出高电平，例如接近于电源电压V_DD的高电平。

当被选存储单元存储1时，被选存储单元所在的晶体管导通，因此BL上电流大，即流经NMOS晶体管503的电流较大，因此NMOS晶体管503工作在饱和区，PMOS晶体管501截止，使得sain输出低电平。

在某些实现中，可以在sain输出后连接一个反相器，以使得被选单元存储0时SA电路输出低电平，被选单元存储1时SA电路输出高电平。此时，SA电路的输出可以等同于图1所示的输出SAOUT。

在图5所示的SA电路中，由于存在由NMOS晶体管503和504组成的负反馈电路，用于将SENBL电压在预充后钳位在预定电压，因此需要防止反馈回路发生振荡。由于主节点(即，第一节点N1)在相对固定的电阻电容条件下的节点频率较低且难以改变，本发明通过引入工作在饱和区，且栅极连接次级节点fb、漏接连接NMOS晶体管504的源极，源极接地的NMOS晶体管505，同样能够降低负反馈电路次级点(即，第二节点fb)的阻抗，并提升第二节点fb的节点频率。由于主节点和次级阶段的节点频率相差较大，因此能够确保反馈回路的环路稳定性。

由此，通过使用如上连接的NMOS晶体管505对图4所示的二极管连接的NMOS晶体管405和406结构进行替换，并对NMOS晶体管504进行合理复用，同样能够降低节点fb的阻抗，提高fb节点的次级点频率，保证环路的稳定性。另外，相较于二极管连接的双晶体管结构，图5所示结构节省了一个晶体管的占地面积，从而能够在保证整体SA工作性能的同时进一步减小SA模块电路的面积消耗。

虽然如上结合NAND闪存的存储块结构描述了本发明的SA电路，但应该理解的是，本发明的SA电路可以应用NOR闪存等。为此，本发明还可以实现为一种存储器，包括如上所述的本发明的SA电路。存储器可以是非易失性存储器，例如，NAND闪存，NOR闪存。存储器也可以是易失性存储器。

进一步地，本发明还可以实现为一种电子装置，包括如上所述的存储器。

以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (9)

1.一种读出放大器电路，包括：

第一PMOS晶体管(501)，源极连接电源端子，栅极连接参考电压，漏极连接输出端子；

第一NMOS晶体管(503)，漏极连接输出端子，栅极连接第二节点(fb)，源极连接第一节点(N1)，所述第一节点连接存储器的位线(BL)；

第二NMOS晶体管(504)，漏极连接第二节点，栅极连接第一节点，源极连接第三节点(N3)；

第二PMOS晶体管(502)，源极连接电源端子，栅极连接第二参考电压，漏极连接第二节点；

第三NMOS晶体管(505)，漏极连接第三节点，栅极连接第二节点，源极接地。

2.如权利要求1所述的读出放大器电路，其中，所述读出放大器电路用于在读操作或验证操作中输出连接所述位线的存储单元中的存储数据。

3.如权利要求2所述的读出放大器电路，其中，所述第一NMOS晶体管和所述第二NMOS晶体管构成用于稳定所述位线上电压的负反馈回路。

4.如权利要求3所述的读出放大器电路，其中，所述位线在读操作或验证操作之前连接预充电路，并由所述第二PMOS晶体管栅极输入的第二参考电压预充至钳位电压。

5.如权利要求4所述的读出放大器电路，其中，所述负反馈回路在读操作或验证操作期间稳定所述位线上的钳位电压。

6.如权利要求2所述的读出放大器电路，其中，所述输出端子连接反相器，并且所述反相器的输出用于表示所述存储数据。

7.如权利要求2所述的读出放大器电路，其中，所述第二PMOS晶体管经由栅极连接的第二参考电压，为串接的所述第二NMOS晶体管和第三NMOS晶体管提供稳定电流，并降低所述第二节点的阻抗。

8.一种存储器，包括：

如权利要求1-7中任一项所述的读出放大器电路，用于读出并放大位线上的电流信号以判定被选存储单元的存储内容。

9.一种电子装置，包括如权利要求8所述的存储器。

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