JP2002093180A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２つのメモリセルを並列に接続し、この両方
のメモリセルに同一の情報を記憶させる不揮発性半導体
記憶装置において、データの読み出しマージンを確保す
るとともに、消費電力を低減すること。 【解決手段】 記憶トランジスタを有する２つのメモリ
セルＭＣ１，ＭＣ２を並列に接続し、この両方のメモリ
セルに同一の情報を記憶させ、読み出し時には合成電流
に基づいてメモリセルの情報 “１”、“０”を判断す
る。この不揮発性半導体記憶装置において、定電圧発生
手段２０を備え、合成電流経路に設けた電圧制限トラン
ジスタ１８のゲート電圧を、定電圧に設定し、流れる電
流を前記定電圧に基づく値に制限する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にデータの
書き込み及び消去が可能な不揮発性半導体記憶装置に関
する。

【０００２】

【従来の技術】従来より、不揮発性半導体記憶装置の１
つとして、電気的にデータの書き込み及び消去が可能な
ＥＥＰＲＯＭが知られている。

【０００３】図４は、このＥＥＰＲＯＭの構成を１つの
メモリセルについて示した図である。図４において、メ
モリセルＭＣ１は、１つの選択トランジスタ１１と１つ
の記憶トランジスタ１２とから構成されている。記憶ト
ランジスタ１２はフローティングゲートとコントロール
ゲートを有しており、このフローティングゲートの帯電
状態によって情報（書き込み、消去の２つの状態）を記
憶する。フローティングゲートへの電荷の注入及び放出
はフローティングゲートとドレイン間の部分的な薄膜
（トンネル酸化膜）を介してトンネル電流により行われ
る。

【０００４】フローティングゲートが負に帯電すると、
記憶トランジスタのしきい電圧Ｖｔｈが高くなる。この
状態を消去状態（“１”状態）と呼ぶ。逆に、フローテ
ィングゲートが正に帯電すると、記憶トランジスタのし
きい電圧Ｖｔｈが低くなる。この状態を書き込み状態
（“０”状態）と呼ぶ。

【０００５】読み出し動作では、センス線ＳＬに消去状
態と書き込み状態のしきい値電圧の中間の電圧（Ｖｒｅ
ｆ）が供給され、ワード線ＷＬが選択されていればトラ
ンジスタ１７はオンしコントロール線ＣＬにセンス線Ｓ
Ｌの電圧が印加される。フローティングゲートが、消去
状態（“１”状態）であれば記憶トランジスタ１２は導
通せず、書き込み状態（“０”状態）であれば記憶トラ
ンジスタ１２は導通する。

【０００６】この時、ワード線ＷＬが選択されて選択ト
ランジスタ１１は導通状態であり、ビット線選択トラン
ジスタ１５も導通しているから、データラインＤＬの電
圧は、記憶トランジスタ１２に記憶された情報に従って
流れる電流と、負荷ＰＭＯＳ１６の供給電流により定ま
る。このデータラインＤＬの電圧がセンスアンプＳＡに
より検出されて、“１”、“０”の状態信号が出力され
る。

【０００７】この状態が図５の特性図に示されており、
負荷ＰＭＯＳの特性とメモリセル“０”の状態の特性と
の交点の検出電圧ｄ１、及び負荷ＰＭＯＳの特性とメモ
リセル“１”の状態の特性との交点の検出電圧ｄ２が出
力され、判定電圧との比較により、“１”、“０”が判
定される。

【０００８】ところで、記憶トランジスタ１２の記憶状
態は、トンネル酸化膜に高電圧を印加して書き換える
が、このときの高電圧のストレスなどによりトンネル酸
化膜が劣化する。トンネル酸化膜の質の悪いものがある
とその劣化が進行し、短絡故障を発生してしまう。

【０００９】このようにトンネル酸化膜が破壊し短絡し
た記憶トランジスタ１２では、ドレインとゲートが接続
された飽和結線と等価な回路となるので、メモリセルの
電流はドレイン・ソース間電圧に依存するようになる。
その電圧−電流特性は、図５の特性図に示されるよう
に、短絡した記憶トランジスタ１２のスレッショホール
ド電圧までは電流は流れず、スレッショホールド電圧を
越えると電流が流れ始める。この電流は、電圧の増加と
ともに図のように徐々に大きくなり、負荷ＰＭＯＳの特
性との交点である安定電圧点付近ではメモリセル“１”
状態よりも大きい電流が流れる。この結果、不良状態と
なったメモリセルでは、データは常に“１”と判定され
ることになる。なお、この特性図で、メモリセル“１”
の時にも電流が流れるように表されているが、これは表
記上理解しやすくするためであり、実際にはほとんど電
流は流れない。

【００１０】多くの記憶セルのうち１つでも、トンネル
酸化膜の短絡故障を発生すると、不揮発性半導体装置が
全体として、使用不可能になる。

【００１１】そこで、図６に示されるように、メモリセ
ルＭＣ１に並列に、選択トランジスタ１３と記憶トラン
ジスタ１４とからなるメモリセルＭＣ２を並列に接続
し、この両方のメモリセルに同一の情報を記憶させ、読
み出し時にはメモリセルの情報“１”、“０”に応じた
電流を合成し、この合成電流に基づいて、メモリセルの
情報 “１”、“０”を判断するようにした、不揮発性
半導体記憶装置が提案されている。

【００１２】この図６の不揮発性半導体記憶装置によれ
ば、一方のメモリセルＭＣ１における記憶トランジスタ
１２のトンネル酸化膜の膜質が悪くフローティングゲー
トとドレインが短絡したとしても、他方のメモリセルＭ
Ｃ２の情報を正常に読み出せるように構成している。

【００１３】これを、図７の特性図を参照して説明す
る。２つのメモリセルＭＣ１，ＭＣ２の正常品を「Ｏ
Ｋ」、不良品を「ＮＧ」で表すと、２つのメモリセルＭ
Ｃ１，ＭＣ２が「ＯＫ＋ＯＫ」でデータ“０”の時は、
負荷ＰＭＯＳとの交点の検出電圧ｄ１が検出され、２つ
のメモリセルが「ＯＫ＋ＯＫ」でデータ“１”の時は、
負荷ＰＭＯＳとの交点の検出電圧ｄ２が検出され、２つ
のメモリセルが「ＯＫ＋ＮＧ」でデータ“０”の時は、
負荷ＰＭＯＳとの交点の検出電圧ｄ３が検出され、また
２つのメモリセルが「ＯＫ＋ＮＧ」でデータ“１”の時
は、負荷ＰＭＯＳとの交点の検出電圧ｄ４が検出され
る。そして、判定電圧との比較により、データ“０”、
“１”が読み出される。なお、この特性図で、２つのメ
モリセルが「ＯＫ＋ＯＫ」でデータ“１”の時にも電流
が流れるように表されているが、これは表記上理解しや
すくするためであり、実際にはほとんど電流は流れな
い。

【００１４】そして、２つのメモリセルＭＣ１，ＭＣ２
のトンネル酸化膜の膜質がともに悪い場合は非常にまれ
であり、また異なった場所に位置する記憶トランジスタ
同志を組み合わせることで、不揮発性半導体記憶装置全
体としての寿命を飛躍的に延ばしている。

【００１５】

【発明が解決しようとする課題】しかし、図６の不揮発
性半導体記憶装置では、不良メモリセルが存在する場合
に、データ読み出し時のマージンが低下してしまう。つ
まり、２つのメモリセルが「ＯＫ＋ＮＧ」でデータ
“１”の時は、負荷ＰＭＯＳとの交点の検出電圧ｄ４が
検出されるが、この検出電圧ｄ４と判定電圧との電圧差
が小さくなり、センスアンプによる検出が困難になって
くる。

【００１６】この検出電圧ｄ４と判定電圧との電圧差を
大きくするには、負荷ＰＭＯＳ１６の特性を電流値が大
きいものに変更すれば、簡単に実現できるが、この場合
には負荷ＰＭＯＳの電流を増加させるに伴って、電力消
費が大きくなってしまう。

【００１７】そこで、本発明は、２つのメモリセルを並
列に接続し、この両方のメモリセルに同一の情報を記憶
させる不揮発性半導体記憶装置において、データの読み
出しマージンを確保するとともに、消費電力を低減する
ことを目的とする。

【００１８】

【課題を解決するための手段】請求項１の不揮発性半導
体記憶装置は、記憶トランジスタを有する２つのメモリ
セルを並列に接続し、この両方のメモリセルに同一の情
報を記憶させ、読み出し時には合成電流に基づいてメモ
リセルの情報 “１”、“０”を判断するようにした、
不揮発性半導体記憶装置において、前記合成電流経路に
設けた電圧制限トランジスタと、所定の定電圧を発生す
る定電圧発生手段とを備え、この定電圧発生手段の定電
圧を前記電圧制限トランジスタのゲートに印加すること
を特徴とする。

【００１９】本発明の請求項１の不揮発性半導体記憶装
置によれば、合成電流経路に設けた電圧制限トランジス
タのゲート電圧を、所定の定電圧に設定することによ
り、並列接続された２つのメモリセルのいずれかの記憶
トランジスタが不良となっても、流れる電流を前記定電
圧に基づく値に制限する。これにより、データ読み出し
マージンを大きくし安定して読み出すとともに、電力消
費を少なくする。

【００２０】請求項２の不揮発性半導体記憶装置は、請
求項１記載の不揮発性半導体記憶装置において、前記定
電圧発生手段は、不良を模擬した記憶トランジスタを有
する不良メモリモデル及び負荷手段とを含んで構成され
ていることを特徴とする。

【００２１】本発明の請求項２の不揮発性半導体記憶装
置によれば、請求項１記載の作用に加えて、不良を模擬
した記憶トランジスタは、メモリセルのトンネル酸化膜
が破壊し短絡した記憶トランジスタ１２，１４を模擬し
ているから、その電圧−電流特性は不良メモリセルにお
ける電圧−電流特性と同様の特性となり、定電圧を的確
に形成することができる。

【００２２】請求項３の不揮発性半導体記憶装置は、請
求項１記載の不揮発性半導体記憶装置において、前記定
電圧発生手段は、記憶内容の読み出し時にメモリセルに
印加する参照電圧を発生する定電圧回路を共用している
ことを特徴とする。

【００２３】本発明の請求項３の不揮発性半導体記憶装
置によれば、請求項１記載の作用に加えて、合成電流経
路に設けた電圧制限トランジスタのゲート電圧のための
新たに定電圧回路を追加する必要がない。

【００２４】

【発明の実施の形態】図１は、本発明の実施の形態に係
る不揮発性半導体記憶装置の構成図である。図１におい
て、選択トランジスタ１１及び記憶トランジスタ１２か
らなるメモリセルＭＣ１と、選択トランジスタ１３及び
記憶トランジスタ１４からなる記憶セルＭＣ２が並列接
続されて同一のデータが書き込まれている。なお、選択
トランジスタを１つとし、記憶トランジスタ１２，１４
を直接に並列接続しても良い。

【００２５】このメモリセルＭＣ１，ＭＣ２とビット線
選択トランジスタ１５，負荷ＰＭＯＳ１６が直列に接続
され、その中点のデータラインＤＬにセンスアンプＳＡ
が接続されており、ワード線ＷＬ、センス線ＳＬの信号
を受けて記憶データが読み出される。このような構成及
び動作は図６の従来例の不揮発性半導体記憶装置と同様
であり、多数のメモリセルがマトリクス状に配置されて
いる。

【００２６】この図１では、ビット線選択トランジスタ
１５と負荷ＰＭＯＳ１６との間に、電圧制限トランジス
タ１８を直列に設けるとともに、このゲートに定電圧発
生回路２０で発生される所定の定電圧を印加している。

【００２７】この定電圧発生回路２０は、次のように構
成されている。まず、選択トランジスタ１１，１３と同
一構成であるトランジスタ２１、及び記憶トランジスタ
１２，１４と同一構成で且つそのフローティングゲート
とドレインとを接続して飽和結線とし不良記憶トランジ
スタを模擬した不良記憶トランジスタ２２とで形成した
不良メモリモデルＭＣ３を設ける。

【００２８】この不良メモリモデルＭＣ３と直列に、ド
レインとゲートを直接接続した定電圧出力トランジスタ
２３と、調整可能な負荷抵抗２４を接続し、定電圧出力
トランジスタ２３のゲートから定電圧を出力する。な
お、図１において、負荷ＰＭＯＳ１６以外のトランジス
タは、全てＮ形ＭＯＳトランジスタで構成されている。

【００２９】不良メモリモデルＭＣ３のトランジスタ２
１はゲートに電圧が印加されて導通しており、また、不
良記憶トランジスタ２２はトンネル酸化膜が破壊し短絡
した記憶トランジスタ１２，１４を模擬しているから、
その電圧−電流特性は、図３の定電圧発生回路の特性図
における不良メモリモデルに示されるように、不良メモ
リセルにおける電圧−電流特性と同様の特性となる。

【００３０】つまり、不良メモリモデルセルＭＣ３への
印加電圧が不良記憶トランジスタ２２のスレッシュホー
ルド電圧Ｖｔｈまでは電流は流れず、その電圧を超える
と図のように徐々に電流値が大きくなる。

【００３１】一方、負荷抵抗２４は、図３に負荷特性と
して示したような電圧−電流特性を持つから、この定電
圧発生回路２０の出力電圧は不良メモリモデル特性と負
荷特性との交点の電圧Ｖｒとなる。この電圧Ｖｒの大き
さは、負荷抵抗２４の値を変えることにより負荷特性が
図３の破線のように変わるから、必要時には調整するこ
とができる。なお、実際には、定電圧出力トランジスタ
２３のスレッシュホールド電圧分だけ上乗せされた電圧
が出力されることになる。

【００３２】定電圧発生回路２０から出力される定電圧
が電圧制限トランジスタ１８のゲートに印加される。こ
れにより電圧制限トランジスタ１８のソース側、つまり
導通されているビット線選択トランジスタ１５を介して
ビット線ＢＬには、電圧制限トランジスタ１８のスレッ
シュホールド電圧分だけ低下した電圧が印加される。電
圧制限トランジスタ１８と定電圧出力トランジスタ２３
とを特性を揃ったものを使用することにより、ビット線
ＢＬの電圧は、図３の定電圧発生回路の特性図における
交点電圧Ｖｒと同じ電圧となる。なお、図１では、ビッ
ト線選択トランジスタ１５と別に電圧制限トランジスタ
１８を設けているが、これら２つのトランジスタは共用
することができる。

【００３３】さて、このようにビット線ＢＬの電圧Ｖｒ
が、不良となったメモリセルのスレッシュホールド電圧
より少し高い電圧に設定された、図１の不揮発性半導体
記憶装置の読み出し動作について、その特性図を示す図
２を参照して説明する。

【００３４】まず、２つのメモリセルＭＣ１，ＭＣ２が
「ＯＫ＋ＯＫ」でデータ“０”の時は、負荷ＰＭＯＳと
の交点の検出電圧ｄ１が検出される。この検出電圧ｄ１
は、ビット線ＢＬの電圧Ｖｒより低い値であるから、こ
の場合には電圧Ｖｒによる制限は掛からず、従来のもの
と同様に動作する。なお、図２において、特性図の破線
は、従来のものの図７の特性図の曲線を、参考のために
併記したものである。

【００３５】次に、２つのメモリセルＭＣ１，ＭＣ２が
「ＯＫ＋ＮＧ」でデータ“０”の時は、負荷ＰＭＯＳと
の交点の検出電圧ｄ３が検出される。この検出電圧ｄ３
は、やはりビット線ＢＬの電圧Ｖｒより低い値であるか
ら、この場合にも電圧Ｖｒによる制限は掛からず、従来
のものと同様に動作する。

【００３６】次に、２つのメモリセルが「ＯＫ＋ＯＫ」
でデータ“１”の時は、負荷ＰＭＯＳとの交点の検出電
圧ｄ２がデータラインＤＬ上に検出される。この場合に
は、ビットラインＢＬの電圧は交点電圧Ｖｒに制限され
るから、電圧が交点電圧を超えて大きくなっても電流値
は一定であるが、電流値そのものが小さいので、大きな
差異とはなっていない。

【００３７】そして、２つのメモリセルが「ＯＫ＋Ｎ
Ｇ」でデータ“１”の時は、従来例の図７とは大きく異
なっている。即ち、ビットラインＢＬの電圧は交点電圧
Ｖｒに制限されるから、メモリセルＭＣ１，ＭＣ２に流
れる電流は、交点電圧Ｖｒによって定まる値となる。こ
の電流が、電圧制限トランジスタ１８を介して負荷ＰＭ
ＯＳ１６にも流れるから、これにより負荷ＰＭＯＳとの
交点の検出電圧ｄ４がデータラインＤＬ上に検出され
る。

【００３８】この電流の大きさを定める交点電圧Ｖｒ
は、メモリセルＭＣ１，ＭＣ２の記憶トランジスタ１
２，１４が不良となったことを模擬した不良メモリモデ
ルＭＣ３を用いて形成しているから、図３での交点電圧
Ｖｒは、実際のメモリセルのスレッシュホールド電圧Ｖ
ｔｈより少し大きい電圧に正確に設定することができ
る。

【００３９】この「ＯＫ＋ＮＧ」でデータ“１”のとき
には、判定電圧と検出電圧ｄ４との差電圧は、大きくな
り、「ＯＫ＋ＯＫ」でデータ“１”のときとほとんど変
わらない程度の大きな値が得られている。これを従来の
図７の場合と比較すると、その改善効果は極めて大き
い。

【００４０】又、メモリセルＭＣ１，ＭＣ２に流す電流
を小さく設定でき、これに見合って負荷ＰＭＯＳ１６の
電流値をさらに小さくすることができるから、不揮発性
半導体記憶装置の消費電力をさらに低減することができ
る。

【００４１】以上の実施の形態では、電圧制限トランジ
スタ１８に印加する定電圧を、不良を模擬した記憶トラ
ンジスタ２２を有する不良メモリモデルＭＣ３及び負荷
手段２４とからなる定電圧発生手段２０から、与えてい
る。

【００４２】しかし、この電圧制限トランジスタ１８に
印加する定電圧として、上記の実施の形態に関わらず、
不揮発性半導体記憶装置が備えている他の定電圧電源の
定電圧を利用することができる。代表的には、記憶内容
の読み出し時にメモリセルＭＣ１，ＭＣ２のセンス線Ｓ
Ｌに印加する参照電圧Ｖｒｅｆは、１〜２（Ｖ）であ
り、本発明のメモリセル故障時のスレッシュホールド電
圧Ｖｔｈとほぼ同様の電圧範囲にある。このため、この
参照電圧Ｖｒｅｆを、電圧制限トランジスタ１８に印加
する定電圧として利用することができる。

【００４３】この場合には、センス線ＳＬに印加する参
照電圧Ｖｒｅｆを発生する定電圧回路を、電圧制限トラ
ンジスタ１８に印加する定電圧を発生する回路として共
用することができるから、新たに定電圧回路を追加する
必要がない。

【００４４】また、以上の実施の形態では、メモリセル
が選択トランジスタと記憶トランジスタとからなるＥＥ
ＰＲＯＭについて説明した。しかし、本発明はこの実施
の形態の例に制限されることなく、通常の状態ではゲー
ト電圧に依存して電流が流れるとともに、使用による疲
労または破壊現象を示した時に、ドレイン電圧（すなわ
ちビットラインＢＬの電圧）に依存する電圧・電流特性
を示す不揮発性半導体メモリに同様に適用することがで
きる。

【００４５】

【発明の効果】請求項１の不揮発性半導体記憶装置によ
れば、合成電流経路に設けた電圧制限トランジスタのゲ
ート電圧を、所定の定電圧に設定することにより、並列
接続された２つのメモリセルのいずれかの記憶トランジ
スタが不良となっても、流れる電流を前記定電圧に基づ
く値に制限する。これにより、データ読み出しマージン
を大きくし安定して読み出すとともに、電力消費を少な
くすることができる。

【００４６】請求項２の不揮発性半導体記憶装置によれ
ば、請求項１記載の作用に加えて、不良を模擬した記憶
トランジスタは、メモリセルのトンネル酸化膜が破壊し
短絡した記憶トランジスタを模擬しているから、その電
圧−電流特性は不良メモリセルにおける電圧−電流特性
と同様の特性となり、定電圧を的確に形成することがで
きる。

【００４７】請求項３の不揮発性半導体記憶装置によれ
ば、請求項１記載の作用に加えて、合成電流経路に設け
た電圧制限トランジスタのゲート電圧のための新たに定
電圧回路を追加する必要がなく、装置構成を簡略にする
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る不揮発性半導体記憶
装置の構成図。

【図２】図１の不揮発性半導体記憶装置の読み出し状態
を示す特性図。

【図３】不良メモリモデルを用いた定電圧発生回路の特
性図。

【図４】従来のＥＥＰＲＯＭの単一メモリセルの構成
図。

【図５】図４の読み出し状態を示す特性図。

【図６】従来のＥＥＰＲＯＭの並列メモリセルの構成
図。

【図７】図６の読み出し状態を示す特性図。

【符号の説明】

１１、１３ 選択トランジスタ １２、１４ 記憶トランジスタ ＭＣ１、ＭＣ２ メモリセル １５ ビット線選択トランジスタ １６ 負荷ＰＭＯＳ １８ 電圧制限トランジスタ ＳＡ センスアンプ ＤＬ データライン ＢＬ ビットライン ＷＬ ワードライン ＳＬ センスライン ２０ 定電圧発生回路 ＭＣ３ 不良メモリモデル ２１ トランジスタ ２２ 不良記憶トランジスタ ２３ 定電圧出力トランジスタ ２４ 負荷抵抗 Ｖｒ 交点電圧

Claims (3)

【特許請求の範囲】
1. 【請求項１】 記憶トランジスタを有する２つのメモリ
   セルを並列に接続し、この両方のメモリセルに同一の情
   報を記憶させ、読み出し時には合成電流に基づいてメモ
   リセルの情報 “１”、“０”を判断するようにした、
   不揮発性半導体記憶装置において、 前記合成電流経路に設けた電圧制限トランジスタと、 所定の定電圧を発生する定電圧発生手段とを備え、 この定電圧手段の定電圧を前記電圧制限トランジスタの
   ゲートに印加することを特徴とする不揮発性半導体記憶
   装置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   において、前記定電圧発生手段は、不良を模擬した記憶
   トランジスタを有する不良メモリモデル及び負荷手段と
   を含んで構成されていることを特徴とする不揮発性半導
   体記憶装置。
3. 【請求項３】 請求項１記載の不揮発性半導体記憶装置
   において、前記定電圧発生手段は、記憶内容の読み出し
   時にメモリセルに印加する参照電圧を発生する定電圧回
   路を共用していることを特徴とする不揮発性半導体記憶
   装置。