JP2010073971A - 不揮発性半導体メモリセル及び不揮発性半導体メモリ装置 - Google Patents
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Abstract
【解決手段】不揮発性半導体メモリセルは、第1の選択トランジスタ、2つのフローティングゲート型のメモリ素子及び第2の選択トランジスタの順に直列に接続し、レイアウトとしては、トランジスタ形成部220にそれぞれの素子のドレイン及びソースを直列に配置し、メモリ素子のコントロールゲート電極であるn+型拡散層219をトランジスタ形成部と平行に配置し、メモリ素子のフローティングゲートであるポリシリコン203a、203bをトランジスタ形成部220とn+型拡散層219とに垂直に交わる方向に配置し、第1の選択トランジスタ及び第2の選択トランジスタのゲート電極であるポリシリコン214a、214bをトランジスタ形成部220と垂直に交わる方向に配置する。
【選択図】図7
Description
図19(a)に示すように、不揮発性半導体メモリセル9は、トランジスタTr9、ドレイン端子D、ソース端子S、コントロールゲート端子CG、コントロールゲート端子CGに接続されたフローティングゲートFG、及びコントロールゲートとフローティングゲートFGとの間のキャパシタC(FC)を有する。
書き込み1の動作は、コントロールゲート端子CGに7Vの電圧を印加し、ドレイン端子Dに5Vの電圧を印加し、ソース端子S及び半導体基板900に0Vの電圧を印加して行う。これにより、カップリング用のキャパシタC(FC)によって、後述するカップリング比の設定により、フローティングゲートFGの電圧が約4.2V位になり、トランジスタTr9のチャネルがオンする。このとき、ドレイン端子Dに5Vが印加されているので、トランジスタTr9は、飽和領域での動作となり過剰電圧が印加されるので、ドレイン付近ではチャネル電流と共に、高エネルギーを有する電子であるホットエレクトロンが発生する。フローティングゲートFGには、ホットエレクトロンが注入されて蓄積される。このように、フローティングゲートFGに電子が注入されて蓄積されると、不揮発性半導体メモリセル9の閾値電圧が初期状態より高い電圧に変化する。不揮発性半導体メモリセル9の閾値電圧が初期状態より高い電圧に変化した状態を書き込み状態という。
書き込み2の動作は、コントロールゲート端子CGに12Vの電圧を印加し、ドレイン端子D、ソース端子S及び半導体基板900に0Vの電圧を印加して行う。これにより、p型半導体基板900とフローティングゲートFGとの間に高電界が加わり、ファウラーノルトハイム(Fowler-Nordheim)電流(以下、FN電流という)により電子がゲート酸化膜を抜けて、チャネルからフローティングゲートに注入され、蓄積される。これにより、不揮発性半導体メモリセル9の閾値電圧は、高くなり、データが書き込まれた状態(以下、書き込み状態という。)となる。
消去1の動作は、コントロールゲート端子CGに0Vの電圧を印加し、ドレイン端子D、ソース端子S及びp型半導体基板900に10Vの電圧を印加して行う。これにより、p型半導体基板900とフローティングゲートFGとの間に高電界が加わり、FN電流が流れると共に、フローティングゲートFGから電子が半導体基板に放出される。これにより、不揮発性半導体メモリセル9の閾値電圧が下がる。不揮発性半導体メモリセル9の閾値電圧が、初期状態より低い電圧に変化しデータが消去された状態(以下、消去状態という)となる。
消去2の動作は、ソース端子Sに8Vの電圧を印加し、コントロールゲート端子CG、ドレイン端子D及びp型半導体基板900に0Vの電圧を印加して行う。これにより、ソース付近に高電界が加わり、FN電流とホットホールとが発生し、フローティングゲートFGから電子が放出される。これにより、メモリ素子9の閾値電圧が下がり、消去状態になる。
読み出しは、コントロールゲート端子CGに3Vの電圧を印加し、ドレイン端子Dに1Vの電圧を印加して行う。
なお、読み出し時にコントロールゲート端子CGに印加される電圧(3V)に対して不揮発性半導体メモリセル9の閾値電圧が高い状態(書き込み状態)の場合をデータ”0”が記憶されているとし、不揮発性半導体メモリセル9の閾値電圧が低い状態(消去状態)の場合を”1”が記憶されているとする。
図23は、ファウラーノルトハイムのトンネル効果による書き込み特性を模式的に示すグラフである。縦軸方向は、閾値電圧を示し、横軸方向は、書き込み時間の対数(log)を示している。閾値電圧は、書き込み時間(logt)に対して直線的に増加する。
なお、読み出し動作においてコントロールゲートに印加する電圧をVCGすると、VCGより、閾値電圧が高い領域を書き込み状態、低い領域を消去状態という。
書き込み、消去を行うと、フローティングゲートFG内の電子の数が増減し、その結果、閾値電圧が変化する。
フローティングゲートFGの状態が初期状態(中性状態)のとき、この系のトータルチャージは、ゼロであるから次式(1)が成り立つ。
それぞれの前記ソース線には、該ソース線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ソース端子全てが共通接続され、前記マトリックス状に配置された前記不揮発性半導体メモリセルの行ごとに第1のセレクトゲート線及び第2のセレクトゲート線が設けられ、前記第1のセレクトゲート線には、該第1のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第1のセレクトゲート端子全てが共通接続され、前記第2のセレクトゲート線には、該第2のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第2のセレクトゲート端子全てが共通接続されることを特徴とする不揮発性半導体メモリ装置である。
前記不揮発性半導体メモリセルは、前記第1の選択トランジスタのドレインを形成する第1のn型拡散層と、前記第1の選択トランジスタのゲート電極を形成する第1のポリシリコンと、前記第1の選択トランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、前記第1のメモリ素子のソース及び前記第2のメモリ素子のドレインを形成する第3のn型拡散層と、前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、前記第2のメモリ素子のソース及び前記第2の選択トランジスタのドレインを形成する第4のn型拡散層と、前記第2の選択トランジスタのゲート電極を形成する第4のポリシリコンと、前記第2の選択トランジスタのソースを形成する第5のn型拡散層とが順に直列方向に配置されたトランジスタ形成部と、前記トランジスタ形成部と平行に前記直列方向に配置され、且つ、前記第2のポリシリコン及び前記第3のポリシリコンと交差する位置に配置された第6の拡散層と、前記第6の拡散層とコンタクトを介して接続された前記直列方向に配置された第1のメタル配線とを備えると共に、前記メモリセルアレイの配置として、前記複数の不揮発性半導体メモリセルは、マトリックス状に並べられて配置され、前記複数の不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する一方の前記不揮発性半導体メモリセルと前記第1のn型拡散層を共用し、更に、隣接する他方の前記不揮発性半導体メモリセルと前記第5のn型拡散層を共用し、前記直列方向に平行に配置された前記メモリ素子は、前記第1のメタル配線が直線状に共通接続され、前記第1のn型拡散層がコンタクトを介してドレイン線に共通接続され、前記第5のn型拡散層がコンタクトを介してソース線に共通接続され、前記直列方向に対して垂直方向に平行に配置された前記メモリ素子は、該垂直方向に隣接する前記不揮発性半導体メモリセルの前記第1のポリシリコン及び前記第4のポリシリコンそれぞれが共通接続されることを特徴とする不揮発性半導体メモリ装置である。
図1は、不揮発性半導体メモリセル1の回路構成を示す概略図である。図示するように、不揮発性半導体メモリセル1は、選択トランジスタTr11(第1の選択トランジスタ)、選択トランジスタTr14(第2の選択トランジスタ)、フローティングゲート型のメモリ素子Tr12(第1のメモリ素子)、フローティングゲート型のメモリ素子Tr13(第2のメモリ素子)を備える。
選択トランジスタTr11は、ドレインがドレイン端子D(第1の端子)に接続され、ゲートがセレクトゲート端子SGD(第1のセレクト端子)に接続され、ソースがメモリ素子Tr12のドレインと接続される。メモリ素子Tr12は、ゲートがコントロールゲート端子CGに接続され、ソースがメモリ素子Tr13のドレインに接続される。メモリ素子Tr13は、ゲートがコントロールゲート端子CGに接続され、ソースが選択トランジスタTr14のドレインに接続される。選択トランジスタTr14は、ゲートがセレクトゲート端子SGS(第2のセレクト端子)に接続され、ソースがソース端子Sに接続される。すなわち、ドレイン端子Dとソース端子Sとの間に、選択トランジスタTr11、メモリ素子Tr12、メモリ素子Tr13及び選択トランジスタTr14が直列に接続されている。
不揮発性半導体メモリセル1は、p型半導体基板100上に形成(配置)される。トランジスタ形成部120には、n型拡散層104(第1のn型拡散層)、n型拡散層116(第2のn型拡散層)、n型拡散層117(第3のn型拡散層)、n型拡散層118(第4のn型拡散層)、n型拡散層105(第5のn型拡散層)が順に直列方向(第1の方向)に形成される。n型拡散層104とn型拡散層116とは、選択トランジスタTr11のチャネルが形成されるゲート領域部115aを介して対向して配置される。n型拡散層116とn型拡散層117とは、メモリ素子Tr12のチャネルが形成されるゲート領域部106aを介して対向して配置される。n型拡散層117とn型拡散層118とは、メモリ素子Tr13のチャネルが形成されるゲート領域部106bを介して対向して配置される。n型拡散層118とn型拡散層105とは、選択トランジスタTr14のチャネルが形成されるゲート領域部115bを介して対向して配置される。
また、n型拡散層104は、コンタクト107aを介して、ドレイン端子Dと接続される。また、n型拡散層105は、コンタクト107bを介して、ソース端子Sと接続される。
n型拡散層101(第6の拡散層)は、p型半導体基板100上にウェル構造を有している。また、n型拡散層101は、トランジスタ形成部120と平行に設けられ、ポリシリコン103a、103bと交差する位置に配置される。また、n型拡散層101は、一部が凸状に盛り上がったゲート領域部102(110a、110b)がポリシリコン103a、103bとの間隔を狭くする形状に形成される。この間隔によりフローティングゲートの静電容量の設定が行われる。また、ポリシリコン103a、103bは、トランジスタ形成部120の直列方向に対して垂直に配置される。メタル配線111(第1のメタル配線)は、コンタクト112a、112bを介して、n型拡散層101とコントロールゲート端子CGとを接続する。なお、図示しないが、ゲート領域部102のポリシリコン114a、103a、103b、114bの下以外の領域には、n型(n+)拡散層が形成される。
ドレイン端子Dに5Vの電圧(第1の電圧)を印加し、ソース端子S及び半導体基板100に0Vの電圧を印加し、セレクトゲート端子SGD、SGSにドレイン端子Dに印加した電圧以上の7Vの電圧(第3の電圧)を印加し、コントロールゲート端子CGにドレイン端子Dに印加した電圧以上の9Vの電圧(第2の電圧)を印加する。
メモリ素子Tr12、Tr13が直列に接続されているため書き込みに時間を要する場合があり、コントロールゲート端子CGに印加する電圧を高めの9Vの電圧に設定している。ここで、メモリ素子Tr12、Tr13のドレイン及びゲートに印加する電圧は、メモリ素子Tr12、13が飽和領域で動作する電圧である。
このとき、メモリ素子Tr12、Tr13各々のゲート領域部106a、106bにチャネルが形成され、チャネル電流と共に、高いエネルギーを有する電子であるホットエレクトロンが発生し、発生したホットエレクトロンがフローティングゲートに注入されて蓄積される。これにより、不揮発性半導体メモリセル1の閾値電圧が初期状態より高い電圧に変化し、書き込み状態となる。
ドレイン端子D、ソース端子S、半導体基板100に0Vの電圧を印加し、セレクトゲート端子SGD、SGSに7Vの電圧を印加し、コントロールゲート端子CGに12Vの電圧(第4の電圧)を印加する。ここで、コントロールゲート端子CGに印加する電圧(第4の電圧)は、半導体基板100とメモリ素子Tr12、13それぞれのコントロールゲートとの間でファウラーノルトハイムのトンネル電流を発生させる電圧である。
このとき、メモリ素子Tr12、Tr13のフローティングゲートと半導体基板100との間に高電界が加わり、FN電流が発生し、電子がフローティングゲートに注入されて蓄積される。これにより、不揮発性半導体メモリセル1の閾値電圧が初期状態より高い電圧に変化し、書き込み状態となる。
この書き込み2は、FN電流による書き込みであり、書き込み1と異なり、複数のメモリ素子Tr12、Tr13に対して同時に書き込みを行っても書き込み時間の特性への影響はない。
コントロールゲート端子CGに0Vの電圧を印加し、セレクトゲート端子SGD、SGS、ドレイン端子D、ソース端子S及び半導体基板100に12Vの電圧を印加する。
このとき、書き込み2の場合と逆方向にFN電流が流れ、フローティングゲートから電子が放出され、閾値電圧が初期状態より低い電圧に変化した消去状態となる。
ドレイン端子D及びソース端子Sに10Vの電圧(第5の電圧)を印加し、半導体基板100に0Vの電圧を印加し、セレクトゲート端子SGD、SGSにドレイン端子D及びソース端子Sに印加した電圧以上の12V(第8の電圧)の電圧を印加し、コントロールゲート端子CGに0Vの電圧を印加する。ここで、セレクトゲート端子SGD、SGSに印加する12Vの電圧(第8の電圧)は、ドレイン端子D及びソース端子Sに印加した電圧と選択トランジスタTr11、12の閾値電圧とを併せた電圧より高い電圧である。すなわち、(セレクトゲート端子SGD、SGSに印加する電圧(第8の電圧))≧(ドレイン端子及びソース端子に印加する電圧)+(選択トランジスタTr11、12の閾値電圧)であればよい。
このとき、メモリ素子Tr12のドレイン付近及びメモリ素子Tr13のソース付近には高電界が加わり、FN電流が流れると共に、フローティングゲートから電子が放出される。これにより、閾値電圧が初期状態より低い電圧に変化した消去状態となる。
ドレイン端子Dに1Vの電圧(第6の電圧)を印加し、ソース端子S及び半導体基板100に0Vの電圧を印加し、セレクトゲート端子SGD、SGSにドレイン端子Dに印加した電圧より高い3Vの電圧(第7の電圧)を印加し、コントロールゲート端子CGに0V〜3Vの電圧を印加する。コントロールゲート端子CGに印加する電圧は、メモリ素子Tr12,Tr13の初期状態の閾値電圧を超える電圧で、且つ、予め定めた書き込み状態の閾値電圧以下の任意の電圧を読み出し電圧として設定する。
図5は、書き込み禁止の動作を示す図である。書き込み禁止とは、例えば、不揮発性半導体メモリセル1に対して、ドレイン端子D、ソース端子S、セレクトゲート端子SGD、SGS及び半導体基板100に0Vの電圧が印加され、コントロールゲート端子CGに12Vの電圧が印加する。このときの不揮発性半導体メモリセル1は、非選択の状態となる。
このとき、セレクトゲート端子SGD、SGSは、0Vの電圧が印加されているので、選択トランジスタTr11、Tr14はオフである。
書き込み禁止の動作においてVdrainが5.8Vとなることで、メモリ素子Tr12、Tr13は、コントロールゲート端子に12Vの電圧が印加されても、加えられる電界が弱まり、FN電流は流れず書き込みが行われない書き込み禁止状態となる。この動作は、不揮発性半導体メモリセル1をマトリックス状に配置したメモリセルアレイを構成するときに重要な動作となる。
図7は、第2実施形態の不揮発性半導体メモリセル20を示す概略図である。また、不揮発性半導体メモリセル20は、図1に図示される不揮発性半導体メモリセル1と等価な回路である。図示するレイアウトを用いることで、第2実施形態の不揮発性半導体メモリセル20は、第1実施形態より少ない配置面積で配置することができる。図7(a)は、不揮発性半導体メモリセル1のレイアウトの平面図を示す概略図である。図7(b)は、図7(a)のA2−A’2に沿った断面構造を示す概略図である。図7(c)は、図7(a)のB2−B’2に沿った断面構造を示す概略図である。図7(d)は、図7(a)のC2−C’2に沿った断面構造を示す概略図である。
n型拡散層204は、選択トランジスタTr11のドレインである。n型拡散層216は、選択トランジスタTr11のソース及びメモリ素子Tr12のドレインである。n型拡散層217は、メモリ素子Tr12のソース及びメモリ素子Tr13のドレインである。n型拡散層218は、メモリ素子Tr13のソース及び選択トランジスタTr14のドレインである。n型拡散層205は、選択トランジスタTr14のソースである。
また、n型拡散層204は、コンタクト207aを介してドレイン端子Dと接続される。また、n型拡散層205は、コンタクト207bを介してソース端子Sと接続される。
異なる手法として、n型拡散層を形成した後で、深めのディプリーションタイプ(Depletion-type)のチャネルインプラ(燐あるいはヒ素など)を打ち込むことで、同等の効果が得られる。また、インプラ工程が追加されるのみであるから、標準CMOSプロセスと殆ど同じである。
図8は、複数の不揮発性半導体メモリセル1あるいは不揮発性半導体メモリセル20を用いたメモリセルアレイ21の構成を示す概略図である。図示するように、不揮発性半導体メモリセル1あるいは不揮発性半導体メモリセル20をマトリックス状に配置してメモリセルアレイ21を構成している。同じ列の不揮発性半導体メモリセル1各々は、ドレイン端子D、ソース端子S及びコントロールゲート端子CGそれぞれが共通接続される。例えば、同じ列の不揮発性半導体メモリセルM11、M21、…、Mm1(以下、メモリセルM11、M21、…、Mm1)は、ドレイン端子Dがドレイン線D1に共通接続され、ソース端子Sがソース線S1共通接続され、コントロールゲート端子CGがコントロールゲート線CG1に共通接続される。
また、同じ行のメモリセルM11、M12、…、M1nは、セレクトゲート端子SGD、SGSそれぞれを共通接続する。例えば、同じ行のメモリセルM11、M12、…、M1nは、セレクトゲート端子SGDがセレクトゲート線SGD1に共通接続され、セレクトゲート線SGSがセレクトゲート線SGS1に共通接続される。
メモリセルアレイ21において、メモリセルM11、…、Mmnは、行方向及び列方向にマトリックス状に配置される。また、図の上下方向(トランジスタ形成部220の直列方向)に隣接するメモリセルM11、…、Mmnは、互いに直列方向に垂直な方向に対して対称に配置される。更に、メモリセルM11、…、Mmnは、直列方向に隣接する一方のメモリセルと選択トランジスタTr11のドレインであるn型拡散層204及びコンタクト207aを共用し、直列方向に隣接する他方と選択トランジスタTr14のソースであるn型拡散層205及びコンタクト207bを共用する。
このように直列方向に配置された列が複数、平行に配置されてメモリセルアレイ21を構成する。
図10は、メモリセルアレイ21の書き込み、消去、読み出し及び書き込みベリファイの動作における印加する電圧の一例を示す図である。図示するように、M11を選択して、書き込み、消去、読み出し及び書き込みベリファイを行う際の動作を示している。
書き込みの動作は、コントロールゲート線CG1に12Vの電圧を印加し、他のコントロールゲート線には0Vの電圧を印加する。また、セレクトゲート線SGD1、SGS1に7Vの電圧を印加し、他のセレクトゲート線SGD2、…、SGDm、SGS2、…、SGSmには0Vの電圧を印加する。また、全てのドレイン線及び全てのソース線、半導体基板には0Vの電圧を印加する。
これにより、選択されたメモリセルM11に対して、図4に示した書き込み2の動作となり、メモリセルM11に書き込みが行われる。一方、メモリセルM21、…、Mm1に対しては、コントロールゲート端子CGに12Vの電圧が印加されるが、セレクトゲート端子SGD、SGSに0Vの電圧が印加され、図5に示した書き込み禁止の動作となり、記憶するデータが保持される。また、メモリセルM12、…、M1nそれぞれは、コントロールゲート端子に0Vの電圧が印加され、セレクトゲート端子SGD、SGSに7Vの電圧が印加される。これにより、フローティングゲートには電界が加わらず書き込みは行われず、記憶するデータが保持される。その他のメモリセルのコントロールゲート端子CG、セレクトゲート端子SGD,SGS、ドレイン端子D及びソース端子Sには、0Vの電圧が印加されて、書き込みは行われない。
消去の動作は、セレクトゲート線SGD1、SGS1に12Vの電圧を印加し、他のセレクトゲート線に0Vの電圧を印加する。また、ドレイン線D1及びソース線S1に10Vの電圧を印加し、他のドレイン線及びソース線に0Vの電圧を印加する。また、全てのコントロールゲート線及び半導体基板に0Vの電圧を印加する。
これにより、選択されたメモリセルM11に対して、図4に示した消去2の動作となり、メモリセルM11に消去が行われる。一方、メモリセルM21、…、Mm1に対しては、コントロールゲート端子に0Vの電圧が印加され、セレクトゲート端子SGD、SGSに0Vの電圧が印加され、ドレイン端子D及びソース端子Sに10Vの電圧が印加され、メモリ素子Tr12、Tr13それぞれのドレイン及びソースには、電圧が印加されず消去が行われない。また、メモリセルM12、…、M1nに対しては、コントロールゲート端子に0Vの電圧が印加され、セレクトゲート端子SGD、SGSに12Vの電圧が印加され、ドレイン端子D及びソース端子Sに0Vの電圧が印加され、メモリ素子Tr12、Tr13それぞれのフローティングゲートに電界が加わらず、消去が行われない。また、その他のメモリセルに対しては、コントロールゲート端子CG、セレクトゲート端子SGD、SGS、ドレイン端子D及びソース端子Sに0Vの電圧が印加され、消去は行われない。
読み出しの動作は、セレクトゲート線SGD1、SGS1に3Vの電圧を印加し、他のセレクトゲート線に0Vの電圧を印加する。また、ドレイン線D1に1Vの電圧を印加し、他のドレイン線に0Vの電圧を印加する。また、全てのソース線、コントロールゲート線及び半導体基板に0Vの電圧を印加する。
これにより、選択されたメモリセルM11に対して、図4に示した読み出しの動作となり、メモリ素子Tr12、Tr13の閾値電圧の状態によって、メモリセルM11はオンあるいはオフとなる。
書き込んだメモリセルの閾値電圧のチェックである書き込みベリファイを行う場合、コントロールゲート線CG1に例えば1Vの電圧を印加し、他のコントロールゲート線に0Vの電圧を印加する。また、セレクトゲート線SGD1、SGS1に3Vの電圧を印加し、他のセレクトゲート線に0Vの電圧を印加する。また、ドレイン端D1に1Vの電圧を印加し、他のドレイン端に0Vの電圧を印加する。また、全てのソース線、及び半導体基板に0Vの電圧を印加する。
このとき、選択したメモリセルM11に対する書き込みの動作後の閾値電圧が1V以下であれば電流が流れ、書き込みの動作後の閾値電圧が1V以上であれば電流が流れず、書き込み後の閾値電圧を判定することができる。更に、コントロールゲート線CG1に印加する電圧を、例えば、0V〜3Vと変化させることで、書き込み後の閾値電圧をモニタすることができる。すなわち、予め定めた書き込み状態の閾値電圧、あるいは、読み出し電圧以上にメモリ素子Tr12、Tr13の閾値電圧が変化しているか否かを検出することが可能となる。
消去したメモリセルの閾値電圧のチェックである消去ベリファイを行う場合、コントロールゲート線CG1に例えば0Vの電圧を印加し、他のコントロールゲート線に0Vの電圧を印加する。また、セレクトゲート線SGD1、SGS1に3Vの電圧を印加し、他のセレクトゲート線に0Vの電圧を印加する。また、ドレイン端D1に1Vの電圧を印加し、他のドレイン端に0Vの電圧を印加する。また、全てのソース線、及び半導体基板に0Vの電圧を印加する。
書き込みベリファイと同様に、選択したメモリセルM11のメモリ素子Tr12、Tr13のオン及びオフによる電流によりチェックを行う。読み出し動作のときにコントロールゲート線CG1に印加する読み出し電圧を1Vとする場合、書き込みベリファイ時にコントロールゲート線CG1に印加する電圧を2V、消去ベリファイ時にコントロールゲート線CG1に印加する電圧を0Vとすれば、書き込み及び消去ともに、閾値電圧に対して1Vのマージンを確保することができる。また、これにより、予め定めた消去状態の閾値電圧、あるいは、読み出し電圧以下にメモリ素子Tr12、Tr13の閾値電圧が変化しているか否かを検出することが可能となる。
ページ書き込みの動作は、全てのコントロールゲート線CG1〜CGnに12Vの電圧を印加し、セレクトゲート線SGD1、SGS1に7Vの電圧を印加し、他のセレクトゲート線に0Vの電圧を印加し、全てのドレイン線、全てのソース端子及び半導体基板に0Vの電圧を印加する。
これにより、セレクトゲート線SGD1、SGS1に接続される全てのメモリセルM11〜M1nに対して同時に書き込みが行われる。
ページ消去の動作は、全てのドレイン線及び全てのソース線に10Vの電圧を印加し、セレクトゲート線SGD1、SGS1に12Vの電圧を印加し、他のセレクトゲート線に0Vの電圧を印加し、全てのコントロールゲート線及び半導体基板に0Vの電圧を印加する
これにより、セレクトゲート線SGD1、SGS1に接続される全てのメモリセルM11〜M1nに対して同時に消去が行われる。
図13は、第3実施形態のメモリセルアレイ21を用いた不揮発性半導体メモリ装置150の構成を示した概略図である。図示するように、不揮発性半導体メモリ装置150は、制御部160、センスアンプ回路156、スイッチSWG1〜SWGn、SWG1B〜SWGnB、SWD1〜SWDn、SWS1〜SWSn、ゲート電源回路155に接続されるゲート電源線G、GB、ゲートデコーダ・ドライバ154に接続されるゲート選択線G1〜Gn、G1B〜GnB、ドレイン電源回路153に接続されるソース電源線SL及びドレイン電源線DL、列デコーダ・ドライバ152に接続される列選択線C1〜Cnを備える。
制御部160は、制御回路151、行デコーダ・ドライバROW1〜ROWm、列デコーダ・ドライバ152、ドレイン電源回路153、ゲートデコーダ・ドライバ154及びゲート電源回路155を備える。
また、同じ行のメモリセル1各々は、セレクトゲート端子SGD、SGSそれぞれを共通接続する。例えば、同じ行のメモリセルM11、M12、…、M1nは、セレクトゲート端子SGDがセレクトゲート線SGD1に共通接続され、セレクトゲート線SGSがセレクトゲート線SGS1に共通接続される。
ゲート電源回路155は、制御回路151から入力される制御信号に基づいてゲート線G及びゲート線GBに図10〜図12に示したコントロールゲート端子CGに印加する電圧を出力する制御を行う。このとき、ゲート電源線Gに印加される電圧は、メモリセルM11〜Mmnのうち選択されたメモリセルが有するコントロールゲート端子CGに印加される電圧である。一方、ゲート電源線GBに印加される電圧は、非選択の不揮発性半導体メモリセル1のコントロールゲート端子CGに印加される電圧である。
ドレイン電源回路153は、制御回路151から入力された制御信号に基づいて、ドレイン線DLとソース線SLに電圧を印加する。ここで、ドレイン電源回路153がドレイン電源線DLに印加する電圧は、図10〜図12に示したドレイン端子Dに印加する電圧である。また、ドレイン電源回路153がソース電源線SLに印加する電圧は、図10〜図12に示したソース端子Sに印加する電圧である。
列デコーダ・ドライバ152には、外部からメモリセルM11〜Mmnを選択するアドレス信号と、制御回路151から制御信号とが入力される。また、列デコーダ・ドライバ152は、入力されたアドレス信号及び制御信号に基づいて、列選択線C1〜Cnを介してスイッチSWD1〜SWDnのゲートに電圧を印加してオン及びオフを切り替え、アドレス信号により選択されたメモリセルを含む行のドレイン線とドレイン電源線DLを接続する。また、列デコーダ・ドライバ152は、入力されたアドレス信号及び制御信号に基づいて、列選択線C1〜Cnを介してスイッチSWS1〜SWSnのゲートに電圧を印加してオン及びオフを切り替え、アドレス信号により選択されたメモリセルを含む行のソース線とソース電源線SLを接続する。
センスアンプ回路156は、読み出しの動作において、ドレイン電源線DLに流れる電流を検出及び増幅を行い、外部に読み出したデータを出力する。
図14は、複数の不揮発性半導体メモリセル1(メモリセルM11a〜メモリセルMmna)を行方向及び列方向にマトリックス状に配置したメモリセルアレイ22の構成を示す概略図である。メモリセルアレイ22は、第3実施形態の図8で示したメモリセルアレイ21に対して、書き込みベリファイ及び消去ベリファイをメモリ素子Tr12、Tr13それぞれ個別に行える変更が加えてある。
メモリセルアレイ22に備えられる不揮発性半導体メモリセル1それぞれに、2つのコントロールゲート信号を用いて、メモリ素子Tr12、Tr13に異なるコントロールゲート信号をゲートに印加する。図示するように、例えば、同じ列のメモリセルアレイM11a〜Mm1aは、メモリ素子Tr12のゲートがコントロールゲート線CG1に接続され、メモリ素子Tr13のゲートがコントロールゲート線CG2に接続される。また、隣接する列のメモリセルアレイM12a〜Mm2aは、メモリ素子Tr12のゲートがコントロールゲート線CG2に接続され、メモリ素子Tr13のゲートがコントロールゲート線CG3に接続される。
このようにすると、書き込みベリファイ及び消去ベリファイにおいて、不揮発性半導体メモリセル1が有する直列に接続されたメモリ素子Tr12、Tr13の閾値電圧を独立にベリファイすることができ、第3実施形態のメモリセルアレイ21に比べ、正確な閾値電圧の判定をすることが可能となる。
メモリセルM11aにおいて、トランジスタ形成部220には、図7で示したように、n型拡散層204(第1のn型拡散層)、ポリシリコン214a(第1のポリシリコン)、n型拡散層216(第2のn型拡散層)、ポリシリコン203a(第2のポリシリコン)、n型拡散層217(第3のn型拡散層)、ポリシリコン203b(第3のポリシリコン)、n型拡散層218(第4のn型拡散層)、ポリシリコン214b(第4のポリシリコン)、n型拡散層205(第5のn型拡散層)が順に直列方向に形成される。
n型拡散層204、216は、選択トランジスタTr11のチャネルが形成されるゲート領域部215aを介して対向して配置される。n型拡散層216、217は、メモリ素子Tr12のチャネルが形成されるゲート領域部206aを介して対向して配置される。n型拡散層217、218は、メモリ素子Tr13のチャネルが形成されるゲート領域部206bを介して対向して配置される。n型拡散層218、205は、選択トランジスタTr14のチャネルが形成されるゲート領域部215bを介して対向して配置される。
ポリシリコン203aは、ゲート領域部206aの上部に設けられ、n+型拡散層219aと交わる位置に配置され、メモリ素子Tr12のフローティングゲートを構成する。ポリシリコン203bは、ゲート領域部206bの上部に設けられ、n+型拡散層219bと交わる位置に配置され、メモリ素子Tr13のフローティングゲートを構成する。
メモリセルM11a〜Mmnaは、列方向に隣接する一方のメモリセルと、互いに、選択トランジスタTr11のドレインであるn型拡散層204及びコンタクト207aを共用し、隣接する他方のメモリセルと、互いに、選択トランジスタTr14のソースであるn型拡散層205及びコンタクト207bを共用し、列方向に隣接するメモリセルのn+型拡散層219a、219bは接続される。また、列方向に隣接するメモリセルM11a〜Mmnaは、互いに直列方向と垂直方向に対して、対称に配置される。
書き込みの動作は、コントロールゲート線CG1、CG2に12Vの電圧を印加し、コントロールゲート線CG3に0Vの電圧を印加する。また、セレクトゲート線SGD1、SGS1に5Vの電圧を印加し、セレクトゲート線SGD2、SGS2に5Vの電圧を印加する。また、ドレイン線D1に0Vの電圧を印加し、ドレイン線D2に5Vの電圧を印加する。また、ソース線S1に0Vの電圧を印加し、ソース線S2に5Vの電圧を印加する。予め定めた時間が経過した後に、セレクトゲート線SGD2、SGS2に印加している電圧を5Vから0Vに変化させる。更にその後に、コントロールゲート線CG1、CG2に12Vの電圧を印加する。
選択されたメモリセルM11と同じ列に含まれるメモリセルM21は、セレクトゲート線SGD2、SGS2に5Vの電圧が印加される間にメモリ素子Tr12、Tr13のソース、ドレイン及びチャネル(Vdrain)を0Vの電圧に放電され、後にセレクトゲート線SGD2、SGS2に印加される電圧が0Vに変化して選択トランジスタTr11、Tr14がオフなる。更に後に、コントロールゲート線CG1、CG2に12Vの電圧が印加されることで、図6に示したカップリングにより、フローティングゲートの電圧Vdrainが約5.8Vとなり、メモリ素子Tr12、Tr13に加わる電界が緩和され、メモリセルM21には書き込みが行われない。
更に、メモリセルM22は、ドレイン端子D及びソース端子Sに5Vの電圧が印加され、セレクトゲート線SGD2、SGS2からセレクトゲート端子SGD、SGSに5Vの電圧が印加される。これにより、メモリ素子Tr12、Tr13のドレインあるいはソースを約4Vに充電される。後に、セレクトゲート線SGD2、SGS2に印加される電圧が0Vになり、更に後に、コントロールゲート線CG2に印加される電圧が12Vに変化するが、メモリ素子Tr12、Tr13のドレインあるいはソースに約4Vの電圧がチャージされているため、加えられる電界が緩和され、メモリセルM22には書き込みが行われない。
次に、消去の動作について説明する。消去の動作は、全てのコントロールゲート線CG1〜CGnに0Vの電圧が印加される。また、セレクトゲート線SGD1、SGS1に12Vの電圧が印加され、他のセレクトゲート線SGD2〜SGDm、SGS2〜SGSmに0Vの電圧が印加される。また、ドレイン線D1及びソース線S1に10Vの電圧が印加され、ドレイン線D2及びソース線S2に5Vの電圧が印加され、他のドレイン線D3〜Dn及びソース線S3〜Snに0Vの電圧が印加される。
これにより、選択されたメモリセルM11は、図4に示した消去2と同様に消去が行われる。選択されたメモリセルM11と同じ列に含まれるメモリセル、例えば、メモリセルM21は、選択トランジスタTr11、Tr14がオフのため、メモリ素子Tr12、Tr13に対して消去動作は行われず、記憶しているデータが保持される。選択されたメモリセルM11と同じ行に含まれるメモリセル、例えば、メモリセルM12は、選択トランジスタTr11、Tr14のゲートに12Vの電圧が印加されオンであり、メモリ素子Tr12のドレイン及びメモリ素子Tr13のソースに約5Vの電圧が印加されるが、加えられる電界が弱く消去は行われず、記憶しているデータが保持される。他のメモリセルには、電圧が印加されず、消去の動作が行われない。
読み出しの動作について説明する。読み出しの動作は、全てのコントロールゲート線CG1〜CGnに1Vの読み出し電圧を印加し、セレクトゲート線SGD1、SGS1に3Vの電圧を印加し、ドレイン線D1に1Vの電圧を印加し、ソース線S1、S2、ドレイン線D2、セレクトゲート線SGD2、SGS2に0Vの電圧を印加して行う。
これにより、選択されてメモリセルM11のみが図4に示した読み出し動作となり、メモリセルM11が記憶するデータが出力される。他のメモリセルは、セレクトゲート端子SGD、SGS、ドレイン端子D、ソース端子Sの全てに電圧が印加されないことから、読み出しが行われない。
ベリファイの動作について説明する。ベリファイは、メモリセルM11が有するメモリ素子Tr12、Tr13それぞれ個別に行う。メモリ素子Tr12に対するベリファイの動作は、コントロールゲート線CG2に5Vの電圧を印加し、セレクトゲート線SGD1、SGS1に3Vの電圧を印加し、ドレイン線D1に1Vの電圧を印加し、ソース線S0に0Vの電圧を印加し、コントロールゲート線CG1に印加する電圧を0〜3Vと可変にすることで行う。
これにより、メモリセルM11のメモリ素子Tr13のコントロールゲートに5Vの電圧を印加し、メモリ素子Tr12のコントロールゲートに0〜3Vの電圧を印加して、ドレイン線D1に流れる電流を計測することで、メモリ素子Tr12の閾値電圧を判定して、ベリファイすることができる。
これにより、メモリセルM11のメモリ素子Tr12のコントロールゲートに5Vの電圧を印加し、メモリ素子Tr13のコントロールゲートに0〜3Vの電圧を印加して、ドレイン線D1に流れる電流を計測することで、メモリ素子Tr12の閾値電圧を判定して、ベリファイすることができる。言い換えれば、予め定めた書き込み状態の閾値電圧、あるいは、読み出し電圧以上にメモリ素子Tr12、Tr13の閾値電圧が変化しているか否か、更に、予め定めた消去状態の閾値電圧、あるいは、読み出し電圧以下にメモリ素子Tr12、Tr13の閾値電圧が変化しているか否かを検出することが可能となる。
図17は、第6実施形態の不揮発性半導体メモリセル30を2層ポリシリコンのMOSプロセスを用いたレイアウトの構成を示す概略図である。図17(a)は、不揮発性半導体メモリセル30のレイアウトを示す平面を示す概略図である。図17(b)は、図17(a)のA3−A’3に沿った断面構造を示す概略図である。レイアウト30は、図1に示す不揮発性半導体メモリセル1で示される等価回路と同じ構成である。
n型拡散層304、316は、選択トランジスタTr11のチャネルが形成されるゲート領域部315aを介して対向して配置される。n型拡散層316、317は、メモリ素子Tr12のチャネルが形成されるゲート領域部306aを介して対向して配置される。n型拡散層317、318は、メモリ素子Tr13のチャネルが形成されるゲート領域部306bを介して対向して配置される。n型拡散層318、305は、選択トランジスタTr14のチャネルが形成されるゲート領域部315bを介して対向して配置される。
ポリシリコン303aは、ポリシリコン319aとゲート領域部306aとの間に設けられ、メモリ素子Tr12のフローティングゲートを形成し、キャパシタを構成する。ポリシリコン303bは、ポリシリコン319bとゲート領域部306bとの間に設けられ、メモリ素子Tr13のフローティングゲートを形成し、キャパシタを構成する。
トランジスタ形成部320の直列方向に配置される不揮発性半導体メモリセル30は、隣接する互いの選択トランジスタTr11のドレインであるn型拡散層304及びコンタクト307aを共用し、更に、選択トランジスタTr14のソースであるn型拡散層305及びコンタクト307bを共用する。また、直列方向に対して垂直方向に配置されるポリシリコン314a、319a、319b、314bは、当該方向に沿って配置される他の不揮発性半導体メモリセル30と、それぞれのポリシリコンが共通接続される。
なお、メモリセルアレイ31のデータの書き込み及び読み出しについては、図10で示した書き込み、消去、読み出し及び書き込みベリファイと同様の動作で行う。
Tr12、Tr13…メモリ素子
1、20…不揮発性半導体メモリセル
21、22…メモリセルアレイ
150…不揮発性半導体メモリ装置
151…制御回路、152…列デコーダ・ドライバ、153…ドレイン電源回路
154…ゲートデコーダ・ドライバ、155…ゲート電源回路、156…センスアンプ回路
160…制御部
30…不揮発性半導体メモリセル
31…メモリセルアレイ
9…不揮発性半導体メモリセル
Tr9…メモリ素子
Claims (16)
- 半導体基板上に形成されるMOSトランジスタからなる不揮発性半導体メモリセルであって、
ドレインに第1の端子が接続され、ゲートに第1のセレクト端子が接続された第1の選択トランジスタと、
ドレインに前記第1の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第1のメモリ素子と、
ドレインに前記第1のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第2のメモリ素子と、
ドレインに前記第2のメモリ素子のソースが接続され、ソースに第2の端子が接続され、ゲートに第2のセレクト端子が接続された第2の選択トランジスタと
を有し、
前記第1の選択トランジスタのソースと前記第1のメモリ素子のドレインとを構成するn型拡散層は共用され、
前記第1のメモリ素子のソースと前記第2のメモリ素子のドレインとを構成するn型拡散層は共用され、
前記第2のメモリ素子のソースと前記第2の選択トランジスタのドレインとを構成するn型拡散層は共用される
ことを特徴とする不揮発性半導体メモリセル。 - 前記第1のメモリ素子及び前記第2のメモリ素子は、
1層のポリシリコンで形成されたフローティングゲート型のトランジスタである
ことを特徴とする請求項1に記載の不揮発性半導体メモリセル。 - 前記第1のメモリ素子及び前記第2のメモリ素子は、
2層のポリシリコンで形成されたフローティングゲート型のトランジスタである
ことを特徴とする請求項2に記載の不揮発性半導体メモリセル。 - 前記第1のメモリ素子及び前記第2のメモリ素子にデータを記憶させる場合、
前記第2の端子と前記半導体基板に印加する電位を基準電位としたとき、前記第1の端子に第1の電圧を印加し、前記第1のセレクト端子及び前記第2のセレクト端子に前記第1の電圧以上の電圧を印加して前記第1の選択トランジスタ及び前記第2の選択トランジスタをオンにし、前記コントロールゲート端子に第2の電圧を印加し、
前記第1のメモリ素子及び前記第2のメモリ素子それぞれのドレイン−ソース間に流れる電流によりホットエレクトロンを発生させ、前記第1のメモリ素子及び前記第2のメモリ素子それぞれのフローティングゲートに電子が注入され蓄積されるか、
あるいは、前記第1のセレクト端子及び前記第2のセレクト端子に第3の電圧を印加して前記第1の選択トランジスタ及び前記第2の選択トランジスタをオンにし、前記コントロールゲート端子に第4の電圧を印加し、
前記第1のメモリ素子のフローティングゲートからドレインに流れるファウラーノルトハイムのトンネル電流により、該フローティングゲートに電子が注入され蓄積されると共に、前記第2のメモリ素子のフローティングゲートからソースに流れるファウラーノルトハイムのトンネル電流により、該フローティングゲートに電子が注入され蓄積され、
前記第1のメモリ素子及び前記第2のメモリ素子が記憶するデータを消去する場合、
前記コントロールゲート端子に印加する電位を基準電位としたとき、前記第1の端子、前記第2の端子、及び前記半導体基板に前記第4の電圧を印加し、前記第1のセレクト端子及び前記第2のセレクト端子に第8の電圧を印加し、
前記第1の選択トランジスタ及び前記第2の選択トランジスタをオンにして、前記半導体基板から前記第1のメモリ素子及び前記第2のメモリ素子それぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させるか、
あるいは、前記半導体基板及び前記コントロールゲート端子に印加する電位を基準電位としたとき、前記第1の端子及び前記第2の端子に第5の電圧を印加し、前記第1のセレクト端子及び前記第2のセレクト端子に前記第8の電圧を印加し、
前記第1の選択トランジスタ及び前記第2の選択トランジスタをオンにして、前記第1のメモリ素子のドレイン及び前記第2のメモリ素子のソースからそれぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させ、
前記第1のメモリ素子及び前記第2のメモリ素子に記憶されているデータを読み出す場合、
前記第2の端子及び前記半導体基板に印加する電位を基準電位としたとき、前記第1の端子に第6の電圧を印加し、前記第1のセレクト端子及び前記第2のセレクト端子に第7の電圧を印加し、前記コントロールゲート端子に読み出し電圧を印加し、
前記第1の端子と前記第2の端子との間に電流が流れるか否かで記憶されているデータを読み出す
ことを特徴とする請求項1又は請求項2に記載の不揮発性半導体メモリセル。 - 半導体基板上に形成されるMOSトランジスタである第1のメモリ素子及び第2のメモリ素子と、該メモリ素子を選択するMOSトランジスタである第1の選択トランジスタ、第2の選択トランジスタから構成される不揮発性半導体メモリセルであって、
前記第1の選択トランジスタのドレインを形成する第1のn型拡散層と、
前記第1の選択トランジスタのゲート電極を形成する第1のポリシリコンと、
前記第1の選択トランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
前記第1のメモリ素子のソース及び前記第2のメモリ素子のドレインを形成する第3のn型拡散層と、
前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
前記第2のメモリ素子のソース及び前記第2の選択トランジスタのドレインを形成する第4のn型拡散層と、
前記第2の選択トランジスタのゲート電極を形成する第4のポリシリコンと、
前記第2の選択トランジスタのソースを形成する第5のn型拡散層と
が順に直列方向に配置されたトランジスタ形成部と、
前記トランジスタ形成部と平行に前記直列方向に、且つ、前記第2のポリシリコン及び前記第3のポリシリコンと交差する位置に配置された第6の拡散層と、
前記第6の拡散層とコンタクトを介して接続された前記直列方向に配置された第1のメタル配線と
を有することを特徴とする不揮発性半導体メモリセル。 - 前記第6の拡散層は、ウェル構造によるn型拡散層である
ことを特徴とする請求項5に記載の不揮発性半導体メモリセル。 - 前記第6の拡散層は、
p型半導体基板上に敷かれたn+型拡散層であるか、あるいは、
p型半導体基板上にディプリーションタイプのトランジスタを形成する際のチャネルインプラによるn型拡散層である
ことを特徴とする請求項5に記載の不揮発性半導体メモリセル。 - 半導体基板上に形成されるMOSトランジスタからなる複数の不揮発性半導体メモリセルを配置したメモリセルアレイを備える不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリセルは、
ドレインに第1の端子が接続され、ゲートに第1のセレクト端子に接続された第1の選択トランジスタと、
ドレインに前記第1の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第1のメモリ素子と、
ドレインに前記第1のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第2のメモリ素子と、
ドレインに前記第2のメモリ素子のソースが接続され、ソースに第2の端子が接続され、ゲートに第2のセレクト端子が接続された第2の選択トランジスタと
を有すると共に、
前記複数の不揮発性半導体メモリセルは、マトリックス状に配置され、
前記マトリックス状に配置された前記不揮発性半導体メモリセルの列ごとにコントロールゲート線、ドレイン線及びソース線が設けられ、
それぞれの前記コントロールゲート線には、該コントロールゲート線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記コントロールゲート端子全てが共通接続され、
それぞれの前記ドレイン線には、該ドレイン線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ドレイン端子全てが共通接続され、
それぞれの前記ソース線には、該ソース線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ソース端子全てが共通接続され、
前記マトリックス状に配置された前記不揮発性半導体メモリセルの行ごとに第1のセレクトゲート線及び第2のセレクトゲート線が設けられ、
前記第1のセレクトゲート線には、該第1のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第1のセレクトゲート端子全てが共通接続され、
前記第2のセレクトゲート線には、該第2のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第2のセレクトゲート端子全てが共通接続される
ことを特徴とする不揮発性半導体メモリ装置。 - 前記半導体基板に印加する電圧を基準電圧として、
選択された前記不揮発性半導体メモリセルにデータの書き込みを行う場合、
該不揮発性半導体メモリセルに接続された前記コントロールゲート線に第4の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第1のセレクトゲート線及び前記第2のセレクトゲート線に第3の電圧を印加し、該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に0Vの電圧を印加し、
前記第1の選択トランジスタ及び前記第2の選択トランジスタをオンにして、前記第1のメモリ素子及び前記第2のメモリ素子のフローティングゲートから前記半導体基板へファウラーノルトハイムのトンネル電流を流し、該フローティングゲートに電子が注入されて蓄積され、
選択された前記不揮発性半導体メモリセルのデータの消去を行う場合、
当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に0Vの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第1のセレクトゲート線及び前記第2のセレクトゲート線に第8の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に第5の電圧を印加し、
前記第1の選択トランジスタ及び前記第2の選択トランジスタをオンにして、前記第1のメモリ素子のドレイン及び前記第2のメモリ素子のソースからそれぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させ、
選択された不揮発性半導体メモリセルが記憶するデータを読み出す場合、
該不揮発性半導体メモリセルに接続された前記コントロールゲート線に0Vの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線に第6の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ソース線に0Vの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第1のセレクトゲート線及び前記第2のセレクトゲート線に第7の電圧を印加し、
該不揮発性半導体メモリセルに電流が流れるか否かで記憶されているデータを検出し、
選択された前記行を構成する前記不揮発性半導体メモリセルに対して同時に書き込みを行うページ書き込みを行う場合、
前記列ごとの前記コントロールゲート線全てに前記第4の電圧を印加し、前記選択された前記行に接続される前記第1のセレクトゲート線及び第2のセレクトゲート線に前記第3の電圧を印加し、該列に接続される前記ドレイン線及び前記ソース線に0Vの電圧を印加し、
該列を構成する前記不揮発性半導体メモリセルそれぞれの前記第1のメモリセル及び前記第2のメモリセルのフローティングゲートから前記半導体基板へファウラーノルトハイムのトンネル電流を流し、該フローティングゲートに電子が注入されて蓄積され、
選択された前記行を構成する前記不揮発性半導体メモリセルに対して同時に消去を行うページ消去を行う場合、
前記列ごとに設けられる前記コントロールゲート線全てに対して0Vの電圧を印加し、前記列ごとに設けられる全ての前記ドレイン線及び全ての前記ソース線に前記第5の電圧を印加し、選択された前記行に設けられる前記第1のセレクトゲート線及び前記第2のセレクトゲート線に前記第8の電圧を印加し、
該列を構成する前記不揮発性半導体メモリセルそれぞれが有する前記第1のメモリ素子のドレイン及び前記第2のメモリ素子のソース近傍に高電界を加えて、該メモリ素子のフローティングゲートにファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させる
ことを特徴とする請求項8に記載の不揮発性半導体メモリ装置。 - 選択された前記不揮発性半導体メモリセルに対して該不揮発性半導体メモリセルが有する前記第1のメモリ素子及び前記第2のメモリ素子の閾値電圧が予め設定された書き込み状態の閾値電圧以上に変化しているかベリファイを行う場合、
該不揮発性半導体メモリセルに接続された前記ドレイン線に前記第6の電圧を印加し、該不揮発性半導体メモリセルに接続された前記第1のセレクトゲート線及び前記第2のセレクトゲート線に前記第6の電圧より高い前記第7の電圧を印加し、該不揮発性半導体メモリセルに接続されたコントロールゲート線に電圧を印加して、当該不揮発性半導体メモリセルに電流が流れたか否かで閾値電圧を検出する
ことを特徴とする請求項9に記載の不揮発性半導体メモリ装置。 - 半導体基板上に形成されるMOSトランジスタである第1のメモリ素子及び第2のメモリ素子と、該メモリ素子を選択するMOSトランジスタである第1の選択トランジスタ、第2の選択トランジスタから構成される不揮発性半導体メモリセルを複数配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリセルは、
前記第1の選択トランジスタのドレインを形成する第1のn型拡散層と、
前記第1の選択トランジスタのゲート電極を形成する第1のポリシリコンと、
前記第1の選択トランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
前記第1のメモリ素子のソース及び前記第2のメモリ素子のドレインを形成する第3のn型拡散層と、
前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
前記第2のメモリ素子のソース及び前記第2の選択トランジスタのドレインを形成する第4のn型拡散層と、
前記第2の選択トランジスタのゲート電極を形成する第4のポリシリコンと、
前記第2の選択トランジスタのソースを形成する第5のn型拡散層と
が順に直列方向に配置されたトランジスタ形成部と、
前記トランジスタ形成部と平行に前記直列方向に配置され、且つ、前記第2のポリシリコン及び前記第3のポリシリコンと交差する位置に配置された第6の拡散層と、
前記第6の拡散層とコンタクトを介して接続された前記直列方向に配置された第1のメタル配線と
を備えると共に、
前記メモリセルアレイの配置として、
前記複数の不揮発性半導体メモリセルは、マトリックス状に並べられて配置され、
前記複数の不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する一方の前記不揮発性半導体メモリセルと前記第1のn型拡散層を共用し、更に、隣接する他方の前記不揮発性半導体メモリセルと前記第5のn型拡散層を共用し、
前記直列方向に平行に配置された前記メモリ素子は、前記第1のメタル配線が直線状に共通接続され、前記第1のn型拡散層がコンタクトを介してドレイン線に共通接続され、前記第5のn型拡散層がコンタクトを介してソース線に共通接続され、
前記直列方向に対して垂直方向に平行に配置された前記メモリ素子は、該垂直方向に隣接する前記不揮発性半導体メモリセルの前記第1のポリシリコン及び前記第4のポリシリコンそれぞれが共通接続される
ことを特徴とする不揮発性半導体メモリ装置。 - 半導体基板上に形成されるMOSトランジスタからなる複数の不揮発性半導体メモリセルを配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、
前記複数の不揮発性半導体メモリセルは、
ドレインに第1の端子が接続され、ゲートに第1のセレクト端子に接続された第1の選択トランジスタと、
ドレインに前記第1の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第1のメモリ素子と、
ドレインに前記第1のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第2のメモリ素子と、
ドレインに前記第2のメモリ素子のソースが接続され、ソースに第2の端子が接続され、ゲートに第2のセレクト端子が接続された第2の選択トランジスタと
を有し、
前記メモリセルアレイは、
前記不揮発性半導体メモリセルが行方向及び列方向にマトリックス状に配置され、
前記不揮発性半導体メモリセルの列ごとに前記コントロールゲートに共通接続されたコントロールゲート線と、
前記不揮発性半導体メモリセルの列ごとに前記ドレイン端子と共通接続されたドレイン線と、
前記不揮発性半導体メモリセルの列ごとに前記ソース端子と共通接続されたソース線と、
前記不揮発性半導体メモリセルの行ごとに前記第1のセレクトゲート端子に接続された第1のセレクトゲート線と、
前記不揮発性半導体メモリセルの行ごとに前記第2のセレクトゲート端子に接続された第2のセレクトゲート線と
を有し、
前記ドレイン線とドレイン電源線との間に設けられた第1のスイッチと、
前記ソース線とソース電源線との間に設けられた第2のスイッチと、
前記コントロールゲート線と第1のゲート電源線との間に設けられた第3のスイッチと、
前記コントロールゲート線と第2のゲート電源線との間に設けられた第4のスイッチと、
前記メモリセルアレイに含まれる前記不揮発性半導体メモリセルを選択するアドレス信号と、書き込み、消去及び読み出しのいずれかの動作を示す命令信号とが入力され、入力された前記アドレス信号と前記命令信号とに基づいて、前記第1のスイッチ、前記第2のスイッチ、前記第3のスイッチ及び前記第4のスイッチ、前記第1のゲート電源線、前記第2のゲート電源線、前記第1のセレクトゲート線及び前記第2のセレクトゲート線に電圧を印加して、前記アドレス信号で選択された前記不揮発性半導体メモリセルに対して前記命令信号に対応した動作を行う制御部と、
を備えることを特徴とする不揮発性半導体メモリ装置。 - 半導体基板上に形成されるMOSトランジスタからなる不揮発性半導体メモリセルであって、
ドレインに第1の端子が接続され、ゲートに第1のセレクト端子に接続された第1の選択トランジスタと、
ドレインに前記第1の選択トランジスタのソースが接続され、コントロールゲートに第1のコントロールゲート端子が接続された第1のメモリ素子と、
ドレインに前記第1のメモリ素子のソースが接続され、コントロールゲートに第2のコントロールゲート端子が接続された第2のメモリ素子と、
ドレインに前記第2のメモリ素子のソースが接続され、ソースに第2の端子が接続され、ゲートに第2のセレクト端子が接続された第2の選択トランジスタと
を有し、
前記第1の選択トランジスタのソースと前記第1のメモリ素子のドレインとを構成するn型拡散層は共用され、
前記第1のメモリ素子のソースと前記第2のメモリ素子のドレインとを構成するn型拡散層は共用され、
前記第2のメモリ素子のソースと前記第2の選択トランジスタのドレインとを構成するn型拡散層は共用される
ことを特徴とする不揮発性半導体メモリセル。 - 請求項13に記載の不揮発性半導体メモリセルを複数用いたメモリセルアレイを有する不揮発性半導体メモリ装置であって、
前記メモリセルアレイは、
行方向及び列方向のマトリックス状に配置された複数の前記不揮発性半導体メモリセルと、
前記マトリックス状に配置された前記不揮発性半導体メモリセルの列ごとに前記第1のコントロールゲート端子に共通接続されたコントロールゲート線と、
前記マトリックス状に配置された列ごとに、前記不揮発性半導体メモリセルの前記ドレイン端子と共通接続されたドレイン線と、
前記マトリックス状に配置された列ごとに、前記不揮発性半導体メモリセルの前記ソース端子と共通接続されたソース線と、
前記マトリックス状に配置された行ごとに、前記不揮発性半導体メモリセルの前記第1のセレクトゲート端子と共通接続された第1のセレクトゲート線と、
前記マトリックス状に配置された行ごとに、前記不揮発性半導体メモリセルの前記第2のセレクトゲート端子と共通接続された第2のセレクトゲート線と、
を有し、
前記ドレイン線とドレイン電源線との間に設けられた第1のスイッチと、
前記ソース線とソース電源線との間に設けられた第2のスイッチと、
前記コントロールゲート線と第1のゲート電源線との間に設けられた第3のスイッチと、
前記コントロールゲート線と第2のゲート電源線との間に設けられた第4のスイッチと、
前記メモリセルアレイに含まれる前記不揮発性半導体メモリセルを選択するアドレス信号と、書き込み、消去及び読み出しのいずれかの動作を示す命令信号とが入力され、入力された前記アドレス信号及び前記命令信号に基づいて前記第1のスイッチ、前記第2のスイッチ、前記第3のスイッチ及び前記第4のスイッチ、前記第1のゲート電源線、前記第2のゲート電源線、前記第1のセレクトゲート線及び前記第2のセレクトゲート線に電圧を印加して、前記アドレス信号で選択された前記不揮発性半導体メモリセルに対して前記命令信号に対応した動作を行う制御部と、
を有し、
前記行方向に隣接した前記不揮発性半導体メモリセルは、互いに前記コントロールゲート線を共有し、前記複数の不揮発性半導体メモリセルが有する前記第1のコントロールゲート端子と前記第2のコントロールゲート端子とは、互いに異なる前記コントロールゲート線に接続される
ことを特徴とする不揮発性半導体メモリ装置。 - 前記半導体基板に印加する電圧を基準電圧とし、
書き込みの動作を行う場合、前記制御部は、
選択された前記不揮発性半導体メモリセルに接続された前記第1のセレクトゲート線及び前記第2のセレクトゲート線に第1の電圧を印加し、
該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に0Vの電圧を印加し、
選択された前記不揮発性半導体メモリセルと前記コントロールゲートを共用する前記不揮発性半導体メモリセルに接続された前記第1のセレクトゲート線と、前記第2のセレクトゲート線とを近傍セレクトゲート線とし、該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線と、前記近傍セレクトゲート線とに前記第1の電圧を印加し、
予め定めた時間が経過後に前記近傍セレクトゲート線に印加する電圧を0Vに変更し、
選択された前記不揮発性半導体メモリセルに接続された前記コントロールゲート線に第4の電圧を印加し、
選択された前記不揮発性半導体メモリセルの前記第1のメモリ素子のドレイン付近及び前記第2のメモリ素子のソース付近に高電界を加え、前記第1のメモリ素子及び前記第2のメモリ素子それぞれのコントロールゲートから前記半導体基板にファウラーノルトハイムのトンネル電流を発生させ、該メモリ素子それぞれのフローティングゲートに電子が注入されて蓄積されると共に、隣接する列の前記不揮発性半導体メモリセルの前記第1のメモリ素子及び前記第2のメモリ素子それぞれのフローティングゲートには、カップリングにより電位を上げて加えられる電界を緩和し、誤書き込みを防ぎ、
消去の動作を行う場合、前記制御部は、
選択された不揮発性半導体メモリセルに接続された2つの前記コントロールゲート線に0Vの電圧を印加し、
選択された前記不揮発性半導体メモリセルに接続された前記第1のセレクトゲート線及び前記第2のセレクトゲート線に第8の電圧を印加し、
選択された前記不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に第5の電圧を印加し、
選択された前記不揮発性半導体メモリセルの前記第1のメモリ素子のドレイン付近及び前記第2のメモリ素子のソース付近に高電界を加え、前記第1のメモリ素子のドレイン及び前記第2のメモリ素子のソースからそれぞれのコントロールゲートにファウラーノルトハイムのトンネル電流を発生させ、該メモリ素子それぞれのフローティングゲートから電子を放出させ、
読み出しの動作を行う場合、前記制御部は、
選択された前記不揮発性半導体メモリセルに接続された前記第1のセレクトゲート線及び第2のセレクトゲート線に第7の電圧を印加し、該不揮発性半導体メモリセルに接続された前記ドレイン線に第6の電圧を印加し、該不揮発性半導体メモリセルに接続された前記ソース線に0Vの電圧を印加し、該不揮発性半導体メモリセルに接続された前記コントロールゲート線に前記第6の電圧を印加し、該不揮発性半導体メモリセルと前記コントロールゲート線を共用する前記不揮発性半導体メモリセルに接続された前記第1のセレクトゲート線、前記第2のセレクトゲート線、前記ドレイン線及び前記ソース線に0Vを印加し、
選択された前記不揮発性半導体メモリセルに電流が流れるか否かで記憶されているデータを読み出し、
選択された前記不揮発性半導体メモリセルに対して該不揮発性半導体メモリセルが有する前記第1のメモリ素子及び前記第2のメモリ素子の閾値電圧が予め設定された書き込み状態の閾値電圧以上に変化しているかベリファイの動作を行う場合、前記制御部は、選択された前記不揮発性半導体メモリセルに接続された前記第1のセレクトゲート線及び前記第2のセレクトゲート線に前記第7の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ドレイン線に前記第6の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ソース線に0Vの電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記第1のメモリ素子及び前記第2のメモリ素子のいずれか一方のメモリ素子にデータ読み出し時に印加する電圧より高い前記第1の電圧を印加し、他方のメモリ素子に閾値電圧を確認するための電圧を印加し、
選択された不揮発性半導体メモリセルに接続された前記第1のセレクトゲート及び前記第2のセレクトゲートをオンにし、前記一方のメモリ素子をオンにし、前記他方のメモリ素子がオンになるか否かを流れる電流により検出する
ことを特徴とする請求項14に記載の不揮発性半導体メモリ装置。 - 半導体基板上に形成されるMOSトランジスタである第1のメモリ素子及び第2のメモリ素子と、該メモリ素子を選択するMOSトランジスタである第1の選択トランジスタ、第2の選択トランジスタから構成される不揮発性半導体メモリセルを配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、
前記第1の選択トランジスタのドレインを形成する第1のn型拡散層と、
前記第1の選択トランジスタのゲート電極を形成する第1のポリシリコンと、
前記第1の選択トランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
前記第1のメモリ素子のソース及び前記第2のメモリ素子のドレインを形成する第3のn型拡散層と、
前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
前記第2のメモリ素子のソース及び前記第2の選択トランジスタのドレインを形成する第4のn型拡散層と、
前記第2の選択トランジスタのゲート電極を形成する第4のポリシリコンと、
前記第2の選択トランジスタのソースを形成する第5のn型拡散層と
が順に直列方向に配置されたトランジスタ形成部と、
前記トランジスタ形成部と平行に前記直列方向に、且つ、前記第2のポリシリコンと交差する位置に配置された第6の拡散層と、
前記トランジスタ形成部と平行に、且つ、前記トランジスタ形成部に対して前記第6のn型拡散層と反対側に前記直列方向に、且つ、前記第3のポリシリコンと交差する位置に配置された第7の拡散層と、
前記第6の拡散層とコンタクトを介して接続された前記直列方向に配置された第1のメタル配線と、
前記第7の拡散層とコンタクトを介して接続された前記直列方向に配置された第2のメタル配線と
を備えると共に、
前記メモリセルアレイの配置として、
前記複数の不揮発性半導体メモリセルは、行方向及び列方向にマトリックス状に並べられて配置され、
前記不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する前記不揮発性半導体メモリセルと前記直列方向に垂直な方向に対して対称に配置され、隣接する前記不揮発性半導体メモリセルの一方と前記第1のn型拡散層を共用し、隣接する他方の前記不揮発性半導体メモリセルと前記第5のn型拡散層を共用し、
前記直列方向に隣接する前記不揮発性半導体メモリセルの前記第6の拡散層及び前記第7の拡散層は接続され、
前記直列方向に隣接する前記不揮発性半導体メモリセルの前記第1のメタル配線及び前記第2のメタル配線は接続され、
また、前記不揮発性半導体メモリセルは、前記直列方向の垂直な方向に隣接する前記不揮発性半導体メモリセルと、前記第6の拡散層、前記第1のメタル配線、前記第7の拡散層及び前記第2のメタル配線を共用し、前記第1のポリシリコン及び前記第4のポリシリコンが接続され、
更に、前記不揮発性半導体メモリセルは、前記列ごとに、前記第1のn型拡散層がコンタクトを介してドレイン線と共通接続され、前記第5のn型拡散層がコンタクトを介してソース線と共通接続される
ことを特徴とする不揮発性半導体メモリ装置。
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