JP6072196B1 - ページに配置されるメモリセルを有するメモリアレイ - Google Patents
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Abstract
Description
Claims (14)
- メモリアレイであって、
第1のワードライン信号を受け取るように構成される第1のワードラインと、
第1の選択ゲート信号を受け取るように構成される第1の選択ゲートラインと、
第1の制御ライン信号を受け取るように構成される第1の制御ラインと、
第1の消去ライン信号を受け取るように構成される第1の消去ラインと、
複数の第1のメモリセルであって、それぞれが、
前記第1のワードラインに連結されるワードラインノード、
前記第1の選択ゲートラインに連結される選択ゲート、
前記第1の制御ラインに連結される制御ノード、
前記第1の消去ラインに連結される消去ノード、
ビットライン信号を受け取るように構成されるビットラインノード、及び
ソースライン信号を受け取るように構成されるソースラインノード
を含む前記複数の第1のメモリセルと
を含む第1のメモリページを備え、
前記複数の第1のメモリセルのビットラインノードが、異なるビットライン信号を受け取るように構成され、
前記複数の第1のメモリセルのソースラインノードが、異なるソースライン信号を受けモリセルのうちの選択された第1のメモリセルのプログラム動作の間、前記選択された第1のメモリセルにより受け取られるビットライン信号及び選択されない第1のメモリセルにより受け取られるビットライン信号が異なる電圧になり、前記選択された第1のメモリセルにより受け取られるソースライン信号及び選択されない第1のメモリセルにより受け取られるソースライン信号が異なる電圧になる、メモリアレイ。 - 前記選択された第1のメモリセルのプログラム動作の間、前記第1の制御ライン信号が第1の電圧になり、前記第1のワードライン信号が第2の電圧になり、前記第1の選択ゲート信号が前記第2の電圧になり、前記選択された第1のメモリセルの前記ビットラインノードにより受け取られる前記ビットライン信号が第3の電圧になり、前記選択された第1のメモリセルの前記ソースラインノードにより受け取られる前記ソースライン信号が前記第3の電圧になり、前記第1の消去ライン信号が第4の電圧になり、
前記第1の電圧及び前記第4の電圧が前記第2の電圧より大きく、前記第2の電圧が前記第3の電圧より大きい、請求項1に記載のメモリアレイ。 - 第2の制御ライン信号を受け取るように構成される第2の制御ラインと、
第2の消去ライン信号を受け取るように構成される第2の消去ラインと、
複数の第2のメモリセルであって、それぞれが、
前記第1のワードラインに連結されるワードラインノード、
前記第1の選択ゲートラインに連結される選択ゲート、
前記第2の制御ラインに連結される制御ノード、
前記第2の消去ラインに連結される消去ノード、
ビットライン信号を受け取るように構成されるビットラインノード、及び
ソースライン信号を受け取るように構成されるソースラインノード
を含む前記複数の第2のメモリセルと
を含む第2のメモリページを更に備える、請求項1に記載のメモリアレイ。 - 第2のワードライン信号を受け取るように構成される第2のワードラインと、
第2の選択ゲート信号を受け取るように構成される第2の選択ゲートラインと、
複数の第2のメモリセルであって、それぞれが、
前記第2のワードラインに連結されるワードラインノード、
前記第2の選択ゲートラインに連結される選択ゲート、
前記第1の制御ラインに連結される制御ノード、
前記第1の消去ラインに連結される消去ノード、
ビットライン信号を受け取るように構成されるビットラインノード、及び
ソースライン信号を受け取るように構成されるソースラインノード
を含む前記複数の第2のメモリセルと
を含む第2のメモリページを更に備える、請求項1に記載のメモリアレイ。 - 第3のワードライン信号を受け取るように構成される第3のワードラインと、
第3の選択ゲート信号を受け取るように構成される第3の選択ゲートラインと、
第3の制御ライン信号を受け取るように構成される第3の制御ラインと、
第3の消去ライン信号を受け取るように構成される第3の消去ラインと、
複数の第3のメモリセルであって、それぞれが、
前記第3のワードラインに連結されるワードラインノード、
前記第3の選択ゲートラインに連結される選択ゲート、
前記第3の制御ラインに連結される制御ノード、
前記第3の消去ラインに連結される消去ノード、
前記第1のメモリページにおける対応する第1のメモリセルのビットラインノードに連結されるビットラインノード、及び
前記第1のメモリページにおける対応する第1のメモリセルのソースラインノードに連結されるソースラインノード
を含む前記複数の第3のメモリセルと
を含む第3のメモリページを更に備える、請求項1に記載のメモリアレイ。 - 前記第1のメモリページにおけるK個の第1のメモリセルのビットラインノードが相互に連結されるとともに、前記第1のメモリページにおける前記K個の第1のメモリセルのソースラインノードが相互に連結され、前記Kが1より大きい整数である、請求項1に記載のメモリアレイ。
- 前記第1のメモリセルが、
前記ソースラインノード、接続ノード、及び前記選択ゲートを有する第1の選択トランジスタと、
前記第1の選択トランジスタの前記接続ノードに連結される第1の接続ノード、第2の接続ノード、並びに前記制御ノード及び前記消去ノードに連結されるフローティングゲートを有するフローティングゲートトランジスタと、
前記フローティングゲートトランジスタの前記第2の接続ノードに連結される接続ノード、前記ビットラインノード、及び前記ワードラインノードを有する第2の選択トランジスタとを更に備える、請求項1に記載のメモリアレイ。 - 前記複数の第1のメモリセルの制御ノードが第1のウェルに配置され、前記複数の第1のメモリセルの消去ノードが少なくとも第2のウェルに配置され、前記複数の第1のメモリセルの残り部分が少なくとも前記第1のウェルと前記第2のウェルとの間に配置される、請求項1に記載のメモリアレイ。
- 前記複数の第1のメモリセルの前記消去ノードが前記第2のウェルと第3のウェルに配置され、前記複数の第1のメモリセルの前記残り部分が、前記第1のウェルと前記第2のウェルとの間、及び前記第1のウェルと前記第3のウェルとの間に配置される、請求項8に記載のメモリアレイ。
- 前記複数の第1のメモリセルの制御ノードが第1のウェルに配置され、前記複数の第1のメモリセルの一部分が少なくとも第2のウェルに配置され、前記複数の第1のメモリセルの消去ノードが少なくとも前記第1のウェルと前記第2のウェルとの間に配置される、請求項1に記載のメモリアレイ。
- 前記複数の第1のメモリセルの前記一部分が前記第2のウェルと第3のウェルに配置され、前記複数の第1のメモリセルの前記消去ノードが、前記第1のウェルと前記第2のウェルとの間、及び前記第1のウェルと前記第3のウェルとの間に配置される、請求項10に記載のメモリアレイ。
- メモリアレイであって、
第1のワードライン信号を受け取るように構成される第1のワードラインと、
第1の選択ゲート信号を受け取るように構成される第1の選択ゲートラインと、
第1の制御ライン信号を受け取るように構成される第1の制御ラインと、
第1の消去ライン信号を受け取るように構成される第1の消去ラインと、
複数の第1のメモリセルであって、それぞれが、前記第1のワードライン、前記第1の選択ゲートライン、前記第1の制御ライン、及び前記第1の消去ラインに連結されるとともに、ビットライン信号及びソースライン信号を受け取るように構成される、前記複数の第1のメモリセルと
を含む第1のメモリページと、
第2の制御ライン信号を受け取るように構成される第2の制御ラインと、
第2の消去ライン信号を受け取るように構成される第2の消去ラインと、
複数の第2のメモリセルであって、それぞれが、前記第1のワードライン、前記第1の選択ゲートライン、前記第2の制御ライン、前記第2の消去ラインに連結されるとともに、ビットライン信号及びソースライン信号を受け取るように構成される、前記複数の第2のメモリセルと
を含む第2のメモリページとを備え、
前記複数の第1のメモリセルのうちの選択された第1のメモリセルのプログラム動作の間、前記選択された第1のメモリセルにより受け取られるビットライン信号及び選択されない第1のメモリセルにより受け取られるビットライン信号が異なる電圧になり、前記選択された第1のメモリセルにより受け取られるソースライン信号及び選択されない第1のメモリセルにより受け取られるソースライン信号が異なる電圧になる、メモリアレイ。 - 第3のワードライン信号を受け取るように構成される第3のワードラインと、
第3の選択ゲート信号を受け取るように構成される第3の選択ゲートラインと、
第3の制御ライン信号を受け取るように構成される第3の制御ラインと、
第3の消去ライン信号を受け取るように構成される第3の消去ラインと、
複数の第3のメモリセルであって、それぞれが、前記第3のワードライン、前記第3の選択ゲートライン、前記第3の制御ライン、前記第3の消去ライン、前記第1のメモリページにおける対応する第1のメモリセルのビットラインノード、及び前記第1のメモリページにおける対応する第1のメモリセルのソースラインノードに連結される、前記複数の第3のメモリセルと
を含む第3のメモリページを更に備える、請求項12に記載のメモリアレイ。 - メモリアレイであって、
第1のワードライン信号を受け取るように構成される第1のワードラインと、
第1の選択ゲート信号を受け取るように構成される第1の選択ゲートラインと、
第1の制御ライン信号を受け取るように構成される第1の制御ラインと、
第1の消去ライン信号を受け取るように構成される第1の消去ラインと、
複数の第1のメモリセルであって、それぞれが、前記第1のワードライン、前記第1の選択ゲートライン、前記第1の制御ライン、及び前記第1の消去ラインに連結されるとともに、ビットライン信号及びソースライン信号を受け取るように構成される、前記複数の第1のメモリセルと
を含む第1のメモリページと、
第2のワードライン信号を受け取るように構成される第2のワードラインと、
第2の選択ゲート信号を受け取るように構成される第2の選択ゲートラインと、
第2の制御ライン信号を受け取るように構成される第2の制御ラインと、
第2の消去ライン信号を受け取るように構成される第2の消去ラインと、
複数の第2のメモリセルであって、それぞれが、前記第2のワードライン、前記第2の選択ゲートライン、前記第2の制御ライン、前記第2の消去ライン、前記第1のメモリページにおける対応する第1のメモリセルのビットラインノード、及び前記第1のメモリページにおける対応する第1のメモリセルのソースラインノードに連結される、前記複数の第2のメモリセルと
を含む第2のメモリページとを備え、
前記複数の第1のメモリセルのうちの選択された第1のメモリセルのプログラム動作の間、前記選択された第1のメモリセルにより受け取られるビットライン信号及び選択されない第1のメモリセルにより受け取られるビットライン信号が異なる電圧になり、前記選択された第1のメモリセルにより受け取られるソースライン信号及び選択されない第1のメモリセルにより受け取られるソースライン信号が異なる電圧になる、メモリアレイ。
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