JP6072196B1 - ページに配置されるメモリセルを有するメモリアレイ - Google Patents

ページに配置されるメモリセルを有するメモリアレイ Download PDF

Info

Publication number
JP6072196B1
JP6072196B1 JP2015221034A JP2015221034A JP6072196B1 JP 6072196 B1 JP6072196 B1 JP 6072196B1 JP 2015221034 A JP2015221034 A JP 2015221034A JP 2015221034 A JP2015221034 A JP 2015221034A JP 6072196 B1 JP6072196 B1 JP 6072196B1
Authority
JP
Japan
Prior art keywords
line
memory
erase
signal
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015221034A
Other languages
English (en)
Other versions
JP2017076450A (ja
Inventor
緯宸 張
緯宸 張
文▲浩▼ 景
文▲浩▼ 景
志欣 陳
志欣 陳
世辰 王
世辰 王
青松 楊
青松 楊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Application granted granted Critical
Publication of JP6072196B1 publication Critical patent/JP6072196B1/ja
Publication of JP2017076450A publication Critical patent/JP2017076450A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】ページに配置されるメモリセルを有するメモリアレイを提供する。【解決手段】メモリアレイ３００は、第１のメモリページＭＰ１と第２のメモリページＭＰ２とを含む。第１のメモリページＭＰ１は、第１のワードラインＷＬ１、第１の選択ゲートラインＳＧ１、第１の制御ラインＣＬ１、第１の消去ラインＥＬ１、そして、それぞれが第１のワードライン、第１の選択ゲートライン、第１の制御ライン、及び第１の消去ラインに連結されるとともに、複数の第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮを含む。第２のメモリページＭＰ２は、第２の制御ラインＣＬ１２、第２の消去ラインＥＬ１２、そして、それぞれが第１のワードライン、第１の選択ゲートライン、第２の制御ライン、及び第２の消去ラインに連結されるとともに、複数の第２のメモリセルＭ２Ｃ１〜Ｍ２ＣＮを含む。【選択図】図６

Description

本発明は、不揮発性メモリアレイに関し、より詳細には、ページに配置されるメモリセルを有する不揮発性メモリアレイに関する。
電気的に書き換え可能な不揮発性メモリは、電力がメモリブロックに供給されない場合でさえも、それが記憶する情報を保持するとともに、プログラムのオンボード書き換えを可能にするメモリの一種である。様々な使用のための広範囲のアプリケーションが原因で、特に回路領域の厳密な必要条件を有するパーソナル電子装置に関して、不揮発性メモリが主回路と同じチップに埋め込まれる必要性が高まっている。
不揮発性メモリセルの実例は、データを保持するためのメモリトランジスタである２つ又は３つのトランジスタと、メモリトランジスタをいわゆるメモリビットとして選択するための１つ又は２つの選択トランジスタとを備えるメモリセルである。同様に、柔軟なアクセスのために、メモリビットは、異なるページに、すなわち異なるワードの中に配置され得る。この場合、不揮発性メモリセルは、更なる制御のための２つの選択トランジスタを含み得る。
概して、メモリトランジスタは、フローティングゲートを有している。フローティングゲートは、メモリセルのプログラミング動作の間、電子を保持することができる。メモリセルにおけるデータを消去する場合に、ＦＮ（Fowler Nordheim：ファウラーノルドハイム）トンネル電流が誘発されるとともに、フローティングゲートの下のトンネルを通して流れ、フローティングゲートからの電子の放出をもたらす。
しかしながら、異なるページに配置されるメモリセルを操作することは、不揮発性メモリの操作を柔軟性のないものにするとともに配線接続のためにかなりの量のスペースを必要とする、異なる信号線上の複雑な制御信号を必要とし得る。
本発明の一実施例は、メモリアレイを開示する。メモリアレイは、メモリページを含む。メモリページは、第１のワードライン、第１の選択ゲートライン、第１の制御ライン、第１の消去ライン、及び複数の第１のメモリセルを含む。第１のワードラインは、第１のワードライン信号を受け取るためのものであり、そして第１の選択ゲートラインは、第１の選択ゲート信号を受け取るためのものである。第１の制御ラインは、第１の制御ライン信号を受け取るためのものであり、そして第１の消去ラインは、第１の消去ライン信号を受け取るためのものである。第１のメモリセルのそれぞれは、第１のワードラインに連結されるワードラインノード、第１の選択ゲートラインに連結される選択ゲート、第１の制御ラインに連結される制御ノード、第１の消去ラインに連結される消去ノード、ビットライン信号を受け取るためのビットラインノード、及びソースライン信号を受け取るためのソースラインノードを含む。
複数の第１のメモリセルのビットラインノードは、異なるビットライン信号を受け取るためのものであり、そして複数の第１のメモリセルのソースラインノードは、異なるソースライン信号を受け取るためのものである。
複数の第１のメモリセルのうちの選択された第１のメモリセルのプログラム動作の間、選択された第１のメモリセルにより受け取られるビットライン信号及び選択されない第１のメモリセルにより受け取られるビットライン信号は異なる電圧になり、そして選択された第１のメモリセルにより受け取られるソースライン信号及び選択されない第１のメモリセルにより受け取られるソースライン信号は異なる電圧になる。
本発明の別の実施例は、メモリアレイを開示する。メモリアレイは、第１のメモリページと第２のメモリページとを含む。第１のメモリページは、第１のワードライン信号を受け取るための第１のワードラインと、第１の選択ゲート信号を受け取るための第１の選択ゲートラインと、第１の制御ライン信号を受け取るための第１の制御ラインと、第１の消去ライン信号を受け取るための第１の消去ラインと、複数の第１のメモリセルとを含む。第１のメモリセルのそれぞれは、第１のワードライン、第１の選択ゲートライン、第１の制御ライン、及び第１の消去ラインに連結されるとともに、ビットライン信号及びソースライン信号を受け取る。
第２のメモリページは、第２の制御ライン信号を受け取るための第２の制御ラインと、第２の消去ライン信号を受け取るための第２の消去ラインと、複数の第２のメモリセルとを含む。第２のメモリセルのそれぞれは、第１のワードライン、第１の選択ゲートライン、第２の制御ライン、及び第２の消去ラインに連結されるとともに、ビットライン信号及びソースライン信号を受け取る。
本発明の別の実施例は、メモリアレイを開示する。メモリアレイは、第１のメモリページと第２のメモリページとを含む。第１のメモリページは、第１のワードライン信号を受け取るための第１のワードラインと、第１の選択ゲート信号を受け取るための第１の選択ゲートラインと、第１の制御ライン信号を受け取るための第１の制御ラインと、第１の消去ライン信号を受け取るための第１の消去ラインと、複数の第１のメモリセルとを含む。第１のメモリセルのそれぞれは、第１のワードライン、第１の選択ゲートライン、第１の制御ライン、及び第１の消去ラインに連結されるとともに、ビットライン信号及びソースライン信号を受け取る。
第２のメモリページは、第２のワードライン信号を受け取るための第２のワードラインと、第２の選択ゲート信号を受け取るための第２の選択ゲートラインと、第２の制御ライン信号を受け取るための第２の制御ラインと、第２の消去ライン信号を受け取るための第２の消去ラインと、複数の第２のメモリセルとを含む。第２のメモリセルのそれぞれは、第２のワードライン、第２の選択ゲートライン、第２の制御ライン、第２の消去ライン、第１のメモリページにおける対応する第１のメモリセルのビットラインノード、及び第１のメモリページにおける対応する第１のメモリセルのソースラインノードに連結される。
本発明のこれら及び他の目的は、様々な図表及び図面において例示される好ましい実施例の下記の詳細な説明を読んだあとで、当業者に疑いなく明らかになるであろう。
本発明の一実施例によるメモリアレイを示す。 本発明の一実施例による図１におけるメモリアレイのメモリセルを示す。 本発明の一実施例による図１におけるメモリアレイのメモリページのレイアウトの平面図を示す。 本発明の別の実施例による図１におけるメモリアレイのメモリページのレイアウトの平面図を示す。 本発明の別の実施例による図１におけるメモリアレイのメモリページのレイアウトの平面図を示す。 本発明の別の実施例によるメモリアレイを示す。 本発明の別の実施例によるメモリアレイを示す。 本発明の別の実施例によるメモリアレイを示す。
図１は、本発明の一実施例によるメモリアレイ１００を示す。メモリアレイ１００は、第１のメモリページＭＰ１を含む。第１のメモリページＭＰ１は、第１のワードラインＷＬ１、第１の選択ゲートラインＳＧ１、第１の制御ラインＣＬ１、第１の消去ラインＥＬ１、及びＮ個の第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮを含み、ここでＮは正の整数である。
第１のワードラインＷＬ１は、第１のワードライン信号ＳＷＬ１を受け取るためのものであり、そして第１の選択ゲートラインＳＧ１は、第１の選択ゲート信号ＳＳＧ１を受け取るためのものである。第１の制御ラインＣＬ１は、第１の制御ライン信号ＳＣＬ１を受け取るためのものであり、そして第１の消去ラインＥＬ１は、第１の消去ライン信号ＳＥＬ１を受け取るためのものである。
第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮのそれぞれは、ワードラインノード、選択ゲート、制御ノード、消去ノード、ビットラインノード、及びソースラインノードを含む。第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮのワードラインノードは、第１のワードラインＷＬ１に連結され、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮの選択ゲートは、第１の選択ゲートラインＳＧ１に連結され、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮの制御ノードは、第１の制御ラインＣＬ１に連結され、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮの消去ノードは、第１の消去ラインＥＬ１に連結される。
第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮのビットラインノードは、異なるビットラインＢＬ１〜ＢＬＮを通して異なるビットライン信号を受け取る。すなわち、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮのビットラインノードは、それぞれ、ビットライン信号ＳＢＬ１〜ＳＢＬＮを受け取り得る。同様に、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮのソースラインノードは、異なるソースラインＳＬ１〜ＳＬＮを通して異なるソースライン信号を受け取る。すなわち、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮのソースラインノードは、それぞれ、ソースライン信号ＳＳＬ１〜ＳＳＬＮを受け取り得る。
図２は、本発明の一実施例によるメモリセル２００を示す。メモリセル２００は、第１の選択トランジスタＴ１、フローティングゲートトランジスタＴ２、及び第２の選択トランジスタＴ３を含む。
第１の選択トランジスタＴ１の接続ノードは、フローティングゲートトランジスタＴ２の第１の接続ノードに連結され、そしてフローティングゲートトランジスタＴ２の第２の接続ノードは、第２の選択トランジスタＴ３の接続ノードに連結される。
さらに、メモリセル２００を第１のメモリセル、例えば第１のメモリページＭＰ１における第１のメモリセルＭ１Ｃｎ（ｎはＮより大きくない正の整数である）として使用する場合に、第１の選択トランジスタＴ１のノードは、ソースライン信号ＳＳＬｎを受け取るための第１のメモリセルＭ１Ｃｎのソースラインノードになることができ、第１の選択トランジスタＴ１のゲートは、第１の選択ゲートラインＳＧ１に連結された第１のメモリセルＭ１Ｃｎの選択ゲートになることができる。同様に、フローティングゲートトランジスタＴ２のフローティングゲートは、第１のメモリセルＭ１Ｃｎの制御ノードＣＮに連結されることができ、さらに第１の制御ラインＣＬ１に連結されることができるとともに、第１のメモリセルＭ１Ｃｎの消去ノードＥＮに連結されることができ、さらに第１の消去ラインＥＬ１に連結されることができる。第２の選択トランジスタＴ３のノードは、ビットライン信号ＳＢＬｎを受け取るための第１のメモリセルＭ１Ｃｎのビットラインノードになることができ、そして第２の選択トランジスタＴ３のゲートは、第１のワードラインＷＬ１に連結された第１のメモリセルＭ１Ｃｎのワードラインノードになることができる。
テーブル１は、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮのうちの第１のメモリセルＭ１Ｃｎが異なる動作に対して選択される場合に、第１のメモリセルＭ１Ｃｎにより受け取られる信号の電圧を示し、ここで、ｎは１とＮとの間の整数である。テーブル１において、第１の電圧ＶＰＰ及び第４の電圧ＶＥＥは第２の電圧ＶＤＤより大きく、そして第２の電圧ＶＤＤは第３の電圧ＧＮＤより大きい。第４の電圧ＶＥＥは第１の電圧ＶＰＰと同じレベルになり得る。第１の電圧ＶＰＰは例えば５Ｖから２０Ｖになり得る。第２の電圧ＶＤＤは、一般的な目的のための他の回路から／一般的な目的のための他の回路への入力／出力電圧として使用されることができ、例えば０Ｖから５Ｖになり得る。第３の電圧ＧＮＤは、グランド電圧０Ｖであり得る。
Figure 0006072196
選択された第１のメモリセルＭ１Ｃｎのプログラム動作の間、選択された第１のメモリセルＭ１Ｃｎのビットラインノードにより受け取られるビットライン信号ＳＢＬｎは第３の電圧ＧＮＤになり、そして選択された第１のメモリセルＭ１Ｃｎのソースラインノードにより受け取られるソースライン信号ＳＳＬｎは第３の電圧ＧＮＤになる。同様に、第１のワードライン信号ＳＷＬ１は第２の電圧ＶＤＤになり、第１の選択ゲート信号ＳＳＧ１は第２の電圧ＶＤＤになり、第１の制御ライン信号ＳＣＬ１は第１の電圧ＶＰＰになり、そして第１の消去ライン信号ＳＥＬ１は第４の電圧ＶＥＥになる。第１の制御ライン信号ＳＣＬ１及び第１の消去ライン信号ＳＥＬ１が、それぞれ、より大きい電圧ＶＰＰ及びＶＥＥになるので、プログラムされている間、第１のメモリセルＭ１Ｃｎが電子を保存／保持することができるように、ＦＮ電子トンネリング注入（FN electron tunneling injection）が、選択された第１のメモリセルＭ１ＣｎのフローティングゲートトランジスタＴ２に対して発生し得る。
第１のメモリセルＭ１Ｃｎの消去動作の間、第１の制御ライン信号ＳＣＬ１及び第１の消去ライン信号ＳＥＬ１を除く、プログラミング動作における同じ電圧の信号が印加されることができる。選択された第１のメモリセルＭ１Ｃｎの消去動作の間、第１の制御ライン信号ＳＣＬ１は第３の電圧ＧＮＤになり、そして消去ライン信号ＳＥＬ１は第４の電圧ＶＥＥになり、したがって、第１のメモリセルＭ１Ｃｎのフローティングゲートにより保存／保持される電子が排出されるとともに、第１のメモリセルＭ１Ｃｎは消去されることができる。第４の電圧ＶＥＥは、システム要求に応じて、第１の電圧ＶＰＰと同じになり得るか、又は第１の電圧ＶＰＰと異なり得る。
しかしながら、第１のメモリページＭＰ１における第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮは、全て、第１のワードラインＷＬ１、第１の選択ゲートラインＳＧ１、第１の制御ラインＣＬ１、及び第１の消去ラインＥＬ１に連結され、したがって、第１のメモリセルＭ１Ｃｎにより受け取られるビットライン信号ＳＢＬｎ及びソースライン信号ＳＳＬｎは、第１のメモリページＭＰ１における第１のメモリセルＭ１Ｃｎ以外の選択された第１のメモリセルがプログラムされる一方で、第１のメモリセルＭ１Ｃｎがプログラム禁止にされることになる、ということを保証するために使用され得る。選択された第１のメモリセルのプログラミング動作の間、選択されない第１のメモリセルＭ１Ｃｎをプログラム禁止にするために、選択された第１のメモリセルにより受け取られるビットライン信号及び選択されない第１のメモリセルＭ１Ｃｎにより受け取られるビットライン信号ＳＢＬｎは異なる電圧になることができ、そして選択された第１のメモリセルにより受け取られるソースライン信号及び選択されない第１のメモリセルＭ１Ｃｎにより受け取られるソースライン信号ＳＳＬｎは異なる電圧になることができる。
例えば、第１のメモリセルＭ１Ｃ１がプログラムされるために選択される場合に、すなわち選択された第１のメモリセルＭ１Ｃ１のプログラム動作の間、第１のメモリセルＭ１Ｃｎは、プログラム禁止動作の状態にある。この場合、選択された第１のメモリセルＭ１Ｃ１がプログラムされることができるように、第１の制御ライン信号ＳＣＬ１は第１の電圧ＶＰＰになり、そして第１の消去ライン信号ＳＥＬ１は第４の電圧ＶＥＥになり、第１のワードライン信号ＳＷＬ１は第２の電圧ＶＤＤになり、第１の選択ゲート信号ＳＳＧ１は第２の電圧ＶＤＤになり、選択された第１のメモリセルＭ１Ｃ１のビットラインノードにより受け取られるビットライン信号ＳＢＬ１は第３の電圧ＧＮＤになり、そして選択された第１のメモリセルＭ１Ｃ１のソースラインノードにより受け取られるソースライン信号ＳＳＬ１は第３の電圧ＧＮＤになる。
しかしながら、選択されない第１のメモリセルＭ１Ｃｎのビットラインノードにより受け取られるビットライン信号ＳＢＬｎは第２の電圧ＶＤＤになり、そして選択されない第１のメモリセルＭ１Ｃｎのソースラインノードにより受け取られるソースライン信号ＳＳＬｎは第２の電圧ＶＤＤになる。
ビットライン信号ＳＢＬｎ及びソースライン信号ＳＳＬｎは、第１のワードライン信号ＳＷＬ１及び第１の選択ゲート信号ＳＳＧ１として、両方とも第２の電圧ＶＤＤになるので、第１のメモリセルＭ１Ｃｎにおける選択トランジスタＴ１及びＴ３はターンオンされることができる。第２の電圧ＶＤＤは、したがって、第１のメモリセルＭ１ＣｎのフローティングゲートトランジスタＴ２の第１の接続ノードと第２の接続ノードの両方に渡り、それは、第１のメモリページＭＰ１における選択された第１のメモリセルＭ１Ｃ１のプログラム動作の間、（フローティングゲートトランジスタＴ２のバイアス状態が十分なＦ−Ｎプログラムメカニズムを誘発することができないので）第１のメモリセルＭ１Ｃｎがプログラム禁止にされることをもたらす。
従来技術では、１つのメモリページが選択される場合に、選択されたメモリページにおける全てのメモリセルは、同時にプログラムされるか又は消去されることになる。すなわち、従来技術のメモリ配置は、同じメモリページにおけるメモリセルを個別にプログラムすることができない。しかしながら、メモリアレイ１００によれば、第１のメモリページＭＰ１の第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮは、共有された第１のワードラインＷＬ１、選択ゲートラインＳＧ１、制御ラインＣＬ１、そして消去ラインＥＬ１によって、並びに異なるビットライン信号及びソースライン信号によって、適切に、そして個別に操作されることができる。しかしながら、必要とされるならば、当然ながら、第１のメモリページＭＰ１の第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮは、同様に、同時に操作されることができる。
したがって、メモリアレイ１００に対するメモリ操作の柔軟性は、共通信号ラインを共有することにより、効率的な方法で達成されることができる。
同様に、メモリセル２００に加えて、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮは、同様に、採用されたメモリセルがテーブル１で示された同様の制御信号により適切に操作されることができるかぎり、他のタイプのメモリセルを採用し得る。
図３は、本発明の一実施例による第１のメモリページＭＰ１のレイアウトの平面図を示す。図３において、第１のメモリページＭＰ１は、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２を含み、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２のそれぞれはメモリセル２００と同じ構造を有し得る。
図３において、第１の制御ラインＣＬ１は第１のウェルＮＷ１に配置されることができ、そして第１の消去ラインＥＬ１は第２のウェルＮＷ２に配置されることができる。第１のウェルＮＷ１及び第２のウェルＮＷ２は、Ｐ型基板Ｐ−ｓｕｂに配置されるＮ型のウェルである。いくつかの実施例において、Ｐ型基板Ｐ−ｓｕｂは第３の電圧ＧＮＤに連結される。第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２の制御ノードＣＮＭ１Ｃ１及びＣＮＭ１Ｃ２は、第１のウェルＮＷ１において第１の制御ラインＣＬ１より上側に配置され、そして第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２の消去ノードＥＮＭ１Ｃ１及びＥＮＭ１Ｃ２は、第２のウェルＮＷ２において第１の消去ラインＥＬ１より上側に配置される。
本発明のいくつかの実施例において、第１の制御ラインＣＬ１は、第１のウェルＮＷ１における活性領域ＡＡＮＷ１に形成されることができ、そして制御ノードＣＮＭ１Ｃ１及びＣＮＭ１Ｃ２は、第１のウェルＮＷ１における活性領域ＡＡＮＷ１より上側のポリシリコンＰＬＹ１のパターンにより形成されることができる。第１の消去ラインＥＬ１は、同様に、第２のウェルＮＷ２における活性領域ＡＡＮＷ２に形成されることができ、そして消去ノードＥＮＭ１Ｃ１及びＥＮＭ１Ｃ２は、第２のウェルＮＷ２における活性領域ＡＡＮＷ２より上側のポリシリコンＰＬＹ２のパターンにより形成されることができる。この場合、第１の制御ラインＣＬ１、並びに制御ノードＣＮＭ１Ｃ１及びＣＮＭ１Ｃ２は、キャパシタとして作用することができ、そして第１の消去ラインＥＬ１、並びに消去ノードＥＮＭ１Ｃ１及びＥＮＭ１Ｃ２は、同様に、キャパシタとして作用することができる。制御ライン信号ＳＣＬ１、及び消去ライン信号ＳＥＬ１は、それぞれ、第１のウェルＮＷ１、及び第２のウェルＮＷ２に直接印加されることができ、そして制御ライン信号ＳＣＬ１、及び消去ライン信号ＳＥＬ１は、キャパシタを通して、制御ノードＣＮＭ１Ｃ１及びＣＮＭ１Ｃ２、並びに消去ノードＥＮＭ１Ｃ１及びＥＮＭ１Ｃ２に連結されることになる。
同様に、図３において、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２の残り部分は、方向Ｘに沿って配置されるとともに、第１のウェルＮＷ１と第２のウェルＮＷ２との間の活性領域ＡＡＭ１Ｃ１及びＡＡＭ１Ｃ２に配置される。したがって、第１のメモリセルＭ１Ｃ１のフローティングゲートＦＧＭ１Ｃ１、及び第１のメモリセルＭ１Ｃ２のフローティングゲートＦＧＭ１Ｃ２は、制御ノードＣＮＭ１Ｃ１及びＣＮＭ１Ｃ２、並びに消去ノードＥＮＭ１Ｃ１及びＥＮＭ１Ｃ２に連結するために、第１のウェルＮＷ１及び第２のウェルＮＷ２を横断している。
本発明のいくつかの実施例において、第１のメモリページＭＰ１は、第１のウェルＮＷ１と第２のウェルＮＷ２との間に配置される、方向Ｘに沿った更に多くの第１のメモリセルを含み得る。しかしながら、システムの限られた回路スペースが原因で、第１のメモリセルは、全て同じ方向Ｘに配置されることができないかもしれない。したがって、図３において、第１の消去ラインＥＬ１は、同様にＮ型のウェルであり得る第３のウェルＮＷ３に更に配置されることができる。すなわち、消去ライン信号ＳＥＬ１は、第３のウェルＮＷ３と第２のウェルＮＷ２の両方に、直接同時に印加されることができる。
この場合、第１のメモリセルＭ１Ｃ３及びＭ１Ｃ４の制御ノードＣＮＭ１Ｃ３及びＣＮＭ１Ｃ４は、第１のウェルＮＷ１において第１の制御ラインＣＬ１より上側に配置され、そして消去ノードＥＮＭ１Ｃ１及びＥＮＭ１Ｃ２は、第３のウェルＮＷ３において第１の消去ラインＥＬ１より上側に配置される。第１のメモリセルＭ１Ｃ３及びＭ１Ｃ４の残り部分は、第１のウェルＮＷ１と第３のウェルＮＷ３との間の活性領域ＡＡＭ１Ｃ３及びＡＡＭ１Ｃ４に配置される。したがって、第１のメモリセルＭ１Ｃ３のフローティングゲートＦＧＭ１Ｃ３、及び第１のメモリセルＭ１Ｃ４のフローティングゲートＦＧＭ１Ｃ４は、第１のウェルＮＷ１及び第３のウェルＮＷ３を横断している。その結果、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ３は、方向Ｙに沿って配置されることができる。さらに、同じ第１のウェルＮＷ１を共有することにより、第１のメモリページＭＰ１は、限られた回路領域を更に効率的に使用することができる。
当然ながら、本発明のいくつかの実施例において、第１のメモリページＭＰ１は、方向Ｘに沿って更に多くの第１のメモリセルＭ１Ｃ５及びＭ１Ｃ６を配置し得るか、又は方向Ｙに沿って更に多くの第１のメモリセルＭ１Ｃ７及びＭ１Ｃ８を配置し得る。
さらに、第１のメモリセルＭ１Ｃ１〜Ｍ１Ｃ８の第１のワードラインノード、例えば第１のメモリセルＭ１Ｃ１〜Ｍ１Ｃ８の第２の選択トランジスタのゲートは、金属層又は共有されたポリシリコン層を通して第１のワードラインＷＬ１に一緒に連結されることができ、そして第１のメモリセルＭ１Ｃ１〜Ｍ１Ｃ８の第１の選択ゲートは、金属層又は共有されたポリシリコン層を通して第１の選択ゲートラインＳＧ１に一緒に連結されることができる。
図３において、第１の制御ラインＣＬ１及び第１の消去ラインＥＬ１がＮ型のウェルに配置されるが、第１の制御ラインＣＬ１及び第１の消去ラインＥＬ１は、同様に、異なるタイプのウェルに配置され得る。図４は、本発明の一実施例による第１のメモリページＭＰ１の別の平面図を示す。図４において、第１のメモリページＭＰ１は、第１のメモリセルＭ１Ｃ１〜Ｍ１Ｃ８を含み、そして第１のメモリセルＭ１Ｃ１〜Ｍ１Ｃ８のそれぞれは、メモリセル２００と同じ構造を有し得る。
図４において、第１の制御ラインＣＬ１は第１のウェルＰＷ１に配置され、そして第１のメモリセルＭ１Ｃ１、Ｍ１Ｃ２、Ｍ１Ｃ５、及びＭ１Ｃ６の制御ノードＣＮＭ１Ｃ１、ＣＮＭ１Ｃ２、ＣＮＭ１Ｃ５、及びＣＮＭ１Ｃ６は、第１のウェルＰＷ１において第１の制御ラインＣＬ１より上側に配置さる。第１のメモリセルＭ１Ｃ１、Ｍ１Ｃ２、Ｍ１Ｃ５、及びＭ１Ｃ６の一部分は第２のウェルＰＷ２に配置され、第１の消去ラインＥＬ１は第１のウェルＰＷ１と第２のウェルＰＷ２との間に配置され、第１のメモリセルＭ１Ｃ１、Ｍ１Ｃ２、Ｍ１Ｃ５、及びＭ１Ｃ６の消去ノードＥＮＭ１Ｃ１、ＥＮＭ１Ｃ２、ＥＮＭ１Ｃ５、及びＥＮＭ１Ｃ６は、第１のウェルＰＷ１と第２のウェルＰＷ２との間において第１の消去ラインＥＬ１より上側に配置される。第１のメモリセルＭ１Ｃ３、Ｍ１Ｃ４、Ｍ１Ｃ７、及びＭ１Ｃ８の一部分は第３のウェルＰＷ３に配置され、第１の消去ラインＥＬ１は、第１のウェルＰＷ１と第３のウェルＰＷ３との間に更に配置され、第１のメモリセルＭ１Ｃ３、Ｍ１Ｃ４、Ｍ１Ｃ７、及びＭ１Ｃ８の消去ノードＥＮＭ１Ｃ３、ＥＮＭ１Ｃ４、ＥＮＭ１Ｃ７、及びＥＮＭ１Ｃ８は、第１のウェルＰＷ１と第３のウェルＰＷ３との間において第１の消去ラインＥＬ１より上側に配置される。第１のウェルＰＷ１、第２のウェルＰＷ２、及び第３のウェルＰＷ３は、Ｐ型基板Ｐ−ｓｕｂに配置される深い（deep）Ｎ型のウェルＤＮＷに配置されるＰ型ウェルである。
この場合、第１の消去ラインＥＬ１は、第１のウェルＰＷ１と第２のウェルＰＷ２との間及び第１のウェルＰＷ１と第３のウェルＰＷ３との間の活性領域に配置されることができる。
さらに、場合によっては、単一の第１のメモリセルにより生成される読み取り電流がいくぶん小さい可能性があり、それは第１のメモリページＭＰ１の長い読み取り時間をもたらす可能性がある。この問題を解決するために、第１のメモリページＭＰ１におけるＫ個の第１のメモリセルのビットラインノードは、相互に連結されることができ、そして第１のメモリページＭＰ１におけるＫ個の第１のメモリセルのソースラインノードは、相互に連結されることができ、ここでＫは１より大きい整数である。
図５は、本発明の一実施例による第１のメモリページＭＰ１の別の平面図を示す。図５において、第１のメモリページＭＰ１は、図３で示されたのと同様のレイアウトを有しているが、しかしながら、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２の２つのビットラインノードＢＮＭ１Ｃ１及びＢＮＭ１Ｃ２は相互に連結され、そして第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２の２つのソースラインノードＳＮＭ１Ｃ１及びＳＮＭ１Ｃ２は相互に連結される。
この場合、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２は一貫して操作され、すなわち、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２は、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２の読み取り電流が保存された情報を識別するために相互に結合されることができるように、同時に、プログラムされ、消去され、そして読み取られることになる。結合された読み取り電流は単一の読み取り電流より大きな値を有するので、結合された読み取り電流は、第１のメモリページＭＰ１の読み取り時間を削減するのを助けることができる。
図５において、外部配線を節約するために、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２のビットラインノードＢＮＭ１Ｃ１及びＢＮＭ１Ｃ２は、第１のメモリページＭＰ１の中の金属層を通して相互に連結され、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２のソースラインノードＳＮＭ１Ｃ１及びＳＮＭ１Ｃ２は、第１のメモリページＭＰ１の中の金属層を通して相互に連結されるが、本発明の他の実施例において、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２のビットラインノードは、同様に、第１のメモリページＭＰ１の外側から同じ信号を受信し得るとともに、第１のメモリセルＭ１Ｃ１及びＭ１Ｃ２のソースラインノードは、第１のメモリページＭＰ１の外側から同じ信号を受信し得る。
さらに、図１において、メモリアレイ１００は、第１のメモリページＭＰ１を含むが、しかし、本発明のいくつかの他の実施例において、メモリアレイ１００は、より多くの情報を異なるページに保存するために、より多くのメモリページを更に含み得る。図６は、本発明の一実施例によるメモリアレイ３００を示す。メモリアレイ３００は、第１のメモリページＭＰ１と第２のメモリページＭＰ２とを含む。
第２のメモリページＭＰ２は、第１のメモリページＭＰ１と同様の構造を有しているが、しかし異なる信号を受信し得る。第２のメモリページＭＰ２は、第２の制御ラインＣＬ１２、第２の消去ラインＥＬ１２、及び複数の第２のメモリセルＭ２Ｃ１〜Ｍ２ＣＮを含む。
第２の制御ラインＣＬ１２は、第２の制御ライン信号ＳＣＬ１２を受け取るためのものであり、そして第２の消去ラインＥＬ１２は、第２の消去ライン信号ＳＥＬ１２を受け取るためのものである。
第２のメモリセルＭ２Ｃ１〜Ｍ２ＣＮのそれぞれは、ワードラインノード、選択ゲート、制御ノード、消去ノード、ビットラインノード、及びソースラインノードを含む。第２のメモリセルＭ２Ｃ１〜Ｍ２ＣＮのワードラインノードは、第１のワードラインＷＬ１に連結され、そして第２のメモリセルＭ２Ｃ１〜Ｍ２ＣＮの選択ゲートは、第１の選択ゲートラインＳＧ１に連結される。第２のメモリセルＭ２Ｃ１〜Ｍ２ＣＮの制御ノードは、第２の制御ラインＣＬ１２に連結され、そして第２のメモリセルＭ２Ｃ１〜Ｍ２ＣＮの消去ノードは、第２の消去ラインＥＬ１２に連結される。第２のメモリセルＭ２Ｃ１〜Ｍ２ＣＮのビットラインノードは、異なるビットライン信号ＳＢＬ１１〜ＳＢＬ１Ｎを受け取るためのものであり、そして第２のメモリセルＭ２Ｃ１〜Ｍ２ＣＮのソースラインノードは、異なるソースライン信号ＳＳＬ１１〜ＳＳＬ１Ｎを受け取るためのものである。
すなわち、第１のメモリページＭＰ１及び第２のメモリページＭＰ２は、同じワードライン信号ＳＷＬ１及び同じ選択ゲート信号ＳＳＧ１を共有することができる。しかしながら、第１のメモリページＭＰ１及び第２のメモリページＭＰ２は、異なる制御ラインＣＬ１及びＣＬ１２並びに異なる消去ラインＥＬ１及びＥＬ１２に連結されるので、第２のメモリページＭＰ２における第２のメモリセルＭ２Ｃ１〜Ｍ２ＣＮは、それでもやはり、テーブル１で示された信号によって適切に操作されることができる。
例えば、第２のメモリページＭＰ２における第２のメモリセルＭ２Ｃｎのプログラミング動作の間、第１のワードライン信号ＳＷＬ１及び第１の選択ゲート信号ＳＳＧ１は第２の電圧ＶＤＤになり、第２のメモリセルＭ２Ｃｎにより受け取られるソースライン信号及びビットライン信号は第３の電圧ＧＮＤになり、そして第２の制御ライン信号ＳＣＬ１２及び第２の消去ライン信号ＳＥＬ１２は、それぞれ、第１の電圧ＶＰＰ及び第４の電圧ＶＥＥになり、したがって、選択された第２のメモリセルＭ２Ｃｎはプログラムされることができる。しかしながら、第１のメモリページＭＰ１は、第２のメモリページＭＰ２における第２のメモリセルＭ２Ｃｎのプログラミング動作の間に選択されないので、第１の制御ライン信号ＳＣＬ１及び第１の消去ライン信号ＳＥＬ１は第３の電圧ＧＮＤになることができ、したがって、選択されない第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮは、たとえ第２の電圧ＶＤＤになる第１のワードライン信号ＳＷＬ１及び第１の選択ゲート信号ＳＳＧ１によってでも、プログラムされないであろう。同様に、この場合、ソースライン信号ＳＳＬｎ及びビットライン信号ＳＢＬｎは、第２の電圧ＶＤＤ、又は、第３の電圧ＧＮＤになることができる。
同様に、消去動作の間、第２のメモリページＭＰ２が選択され、そして第１のメモリページＭＰ１が選択されない場合に、第１の消去ライン信号ＳＥＬ１は第３の電圧ＧＮＤになることができ、一方第２の消去ライン信号ＳＥＬ１２は第４の電圧ＶＥＥになることができ、したがって、第２のメモリページＭＰ２における第２のメモリセルの消去動作の間、選択されない第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮは消去されないであろう。
したがって、メモリアレイ３００は、信号線を共有することにより、メモリ操作の柔軟性を維持しながら、メモリページを効率的な方法で配置することができる。同様に、本発明のいくつかの実施例において、メモリアレイ３００は、システム要求に従って、第２のメモリページＭＰ２と同様の接続を有する更に多くのメモリページを含み得る。
図７は、本発明の一実施例によるメモリアレイ４００を示す。メモリアレイ４００は、第１のメモリページＭＰ１と第２のメモリページＭＰ２’とを含む。図７の第２のメモリページＭＰ２’は、図６における第２のメモリページＭＰ２と類似している。しかしながら、第２のメモリページＭＰ２’は、第２のワードラインＷＬ１２、第２の選択ゲートラインＳＧ１２、及び複数の第２のメモリセルＭ２Ｃ’１〜Ｍ２Ｃ’Ｎを含む。
第２のワードラインＷＬ１２は、第２のワードライン信号ＳＷＬ１２を受け取るためのものであり、そして第２の選択ゲートラインＳＧ１２は、第２の選択ゲート信号ＳＳＧ１２を受け取るためのものである。
複数の第２のメモリセルＭ２Ｃ’１〜Ｍ２Ｃ’Ｎのそれぞれは、ワードラインノード、選択ゲート、制御ノード、消去ノード、ビットラインノード、及びソースラインノードを含む。第２のメモリセルＭ２Ｃ’１〜Ｍ２Ｃ’Ｎのワードラインノードは、第２のワードライン信号ＳＷＬ１２に連結され、そして第２のメモリセルＭ２Ｃ’１〜Ｍ２Ｃ’Ｎの選択ゲートは、第２の選択ゲート信号ＳＳＧ１２に連結される。第２のメモリセルＭ２Ｃ’１〜Ｍ２Ｃ’Ｎの制御ノードは、第１の制御ラインＣＬ１に連結され、そして第２のメモリセルＭ２Ｃ’１〜Ｍ２Ｃ’Ｎの消去ノードは、第１の消去ラインＥＬ１に連結される。第２のメモリセルＭ２Ｃ’１〜Ｍ２Ｃ’Ｎのビットラインノードは、異なるビットライン信号ＳＢＬ１１〜ＳＢＬ１Ｎを受け取るためのものであり、そして第２のメモリセルＭ２Ｃ’１〜Ｍ２Ｃ’Ｎのソースラインノードは、異なるソースライン信号ＳＳＬ１１〜ＳＳＬ１Ｎを受け取るためのものである。
すなわち、第１のメモリページＭＰ１及び第２のメモリページＭＰ２’は、同じ制御ラインＣＬ１及び同じ消去ラインＥＬ１を共有することができる。しかしながら、第１のメモリページＭＰ１及び第２のメモリページＭＰ２’は、異なるワードラインＷＬ１及びＷＬ１２並びに異なる選択ゲートラインＳＧ１及びＳＧ１２に連結されるので、第２のメモリページＭＰ２’における第２のメモリセルＭ２Ｃ’１〜Ｍ２Ｃ’Ｎは、それでもやはり、テーブル１で示された信号によって適切に操作されることができる。
例えば、第２のメモリページＭＰ２’における第２のメモリセルＭ２Ｃ’ｎのプログラミング動作の間、第２のメモリセルＭ２Ｃ’ｎにより受け取られるソースライン信号及びビットライン信号は第３の電圧ＧＮＤになることができ、そして第１の制御ライン信号ＳＣＬ１及び第１の消去ライン信号ＳＥＬ１は、それぞれ、第１の電圧ＶＰＰ及び第４の電圧ＶＥＥになることができ、そして第２のワードライン信号ＳＷＬ１２及び第２の選択ゲート信号ＳＳＧ１２は第２の電圧ＶＤＤになることができ、したがって、第２のメモリセルＭ２Ｃ’ｎはプログラムされることができる。しかしながら、第１のメモリページＭＰ１は、第２のメモリページＭＰ２’における第２のメモリセルＭ２Ｃ’ｎのプログラミング動作の間に選択されないので、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮにより受け取られるソースライン信号及び第１の選択ゲート信号、第１のワードライン信号ＳＷＬ１、並びにビットライン信号ＳＢＬｎは、全て第３の電圧ＧＮＤか、又は、全て第２の電圧ＶＤＤになることができ、したがって、選択されない第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮは、たとえそれぞれ第１の電圧ＶＰＰ及び第４の電圧ＶＥＥになる第１の制御ライン信号ＳＣＬ１及び第１の消去ライン信号ＳＥＬ１によってでも、プログラムされないであろう。すなわち、この場合、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮの選択トランジスタは、ターンオフされることができ、したがって、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮは、プログラムされないであろう。
図６において、第１のメモリページＭＰ１及び第２のメモリページＭＰ２は、方向Ｘに沿って配置されるが、しかしながら、いくつかの実施例において、メモリアレイは、第１のメモリページＭＰ１に対して方向Ｙに沿って配置される他のメモリページを含み得る。
図８は、本発明の一実施例によるメモリアレイ５００を示す。メモリアレイ５００は、第１のメモリページＭＰ１と、第２のメモリページＭＰ２と、第３のメモリページＭＰ３とを含む。第１のメモリページＭＰ１及び第２のメモリページＭＰ２は、方向Ｘに沿って配置される。第１のメモリページＭＰ１及び第３のメモリページＭＰ３は、方向Ｙに沿って配置される。
第３のメモリページＭＰ３は、第３のワードラインＷＬ２１、第３の選択ゲートラインＳＧ２１、第３の制御ラインＣＬ２１、第３の消去ラインＥＬ２１、及び複数の第３のメモリセルＭ３Ｃ１〜Ｍ３ＣＮを含む。
第３のワードラインＷＬ２１は、第３のワードライン信号ＳＷＬ２１を受け取るためのものであり、そして第３の選択ゲートラインＳＧ２１は、第３の選択ゲート信号ＳＳＧ２１を受け取るためのものである。第３の制御ラインＣＬ２１は、第３の制御ライン信号ＳＣＬ２１を受け取るためのものであり、そして第３の消去ラインＥＬ２１は、第３の消去ライン信号ＳＥＬ２１を受け取るためのものである。複数の第３のメモリセルＭ３Ｃ１〜Ｍ３ＣＮのそれぞれは、ワードラインノード、選択ゲート、制御ノード、消去ノード、ビットラインノード、及びソースラインノードを含む。第３のメモリセルＭ３Ｃ１〜Ｍ３ＣＮのワードラインノードは、第３のワードラインＷＬ２１に連結され、そして第３のメモリセルＭ３Ｃ１〜Ｍ３ＣＮの選択ゲートは、第３の選択ゲートラインＳＧ２１に連結される。第３のメモリセルＭ３Ｃ１〜Ｍ３ＣＮの制御ノードは、第３の制御ラインＣＬ２１に連結され、そして第３のメモリセルＭ３Ｃ１〜Ｍ３ＣＮの消去ノードは、第３の消去ラインＥＬ２１に連結される。第３のメモリセルＭ３Ｃ１〜Ｍ３ＣＮのビットラインノードは、対応するビットライン信号ＳＢＬ１〜ＳＢＬＮを受け取るために、第１のメモリページＭＰ１における対応する第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮのビットラインノードに連結され、そして第３のメモリセルＭ３Ｃ１〜Ｍ３ＣＮのソースラインノードは、対応するソースライン信号ＳＳＬ１〜ＳＳＬＮを受け取るために、第１のメモリページＭＰ１における対応する第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮのソースラインノードに連結される。
第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮ及び第３のメモリセルＭ３Ｃ１〜Ｍ３ＣＮは、異なる制御ライン信号ＳＣＬ１及びＳＣＬ２１、異なる消去ライン信号ＳＥＬ１及びＳＥＬ２１、異なるワードライン信号ＳＷＬ１及びＳＷＬ２１、並びに異なる選択ゲート信号ＳＳＧ１及びＳＳＧ２１を受け取るので、第３のメモリセルＭ３Ｃ１〜Ｍ３ＣＮは、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮの操作により妨害されることなく、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮと同じビットライン信号ＳＢＬ１〜ＳＢＬＮ及び同じソースライン信号ＳＳＬ１〜ＳＳＬＮを受け取ることができる。
テーブル２は、第１のメモリページＭＰ１が異なる動作に対して選択される場合又は選択されない場合に、第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮのうちの第１のメモリセルＭ１Ｃｎにより受け取られる信号の電圧を示す。
Figure 0006072196
テーブル２によれば、第１のメモリページＭＰ１が選択されない場合に、選択されないメモリページＭＰ１におけるメモリセルＭ１Ｃｎがプログラムされないように、第１の制御ライン信号ＳＣＬ１は、第３の電圧ＧＮＤになることができる。この場合、第２のメモリページＭＰ２が選択される場合に、第１の選択ゲート信号ＳＳＧ１、及び第１のワードライン信号ＳＷＬ１は、第２の電圧ＶＤＤのようなあらゆる電圧になることができる。同様に、第３のメモリページＭＰ３が選択される場合に、ソースライン信号ＳＳＬｎ、ビットライン信号ＳＢＬｎ、及び第１の消去ライン信号ＳＥＬ１は、第３の電圧ＧＮＤのようなあらゆる電圧になることができる。さらに、いくつかの実施例において、第４の電圧ＶＥＥは、第１の電圧ＶＰＰと同じレベルになり得る。
例えば、第３のメモリページＭＰ３における第３のメモリセルＭ３Ｃｎのプログラミング動作の間、すなわち第３のメモリページＭＰ３が選択される間、第３の制御ライン信号ＳＣＬ２１及び第３の消去ライン信号ＳＥＬ２１は、それぞれ、第１の電圧ＶＰＰ及び第４の電圧ＶＥＥになることができ、第３の選択ゲート信号ＳＳＧ２１及び第３のワードライン信号ＳＷＬ２１は第２の電圧ＶＤＤになることができ、そしてソースライン信号ＳＳＬｎ及びビットライン信号ＳＢＬｎは第３の電圧ＧＮＤになることができ、したがって、第３のメモリセルＭ３Ｃｎはプログラムされることができる。しかしながら、第１のメモリページＭＰ１は、第３のメモリページＭＰ３における第３のメモリセルＭ３Ｃｎのプログラミング動作の間に選択されないので、第１の制御ライン信号ＳＣＬ１は第３の電圧ＧＮＤになることができ、したがって、選択されない第１のメモリセルＭ１Ｃｎはプログラムされないであろう。
本発明のいくつかの実施例において、第１のメモリページＭＰ１に対して方向Ｘに沿った、そして第２のメモリページＭＰ２と類似した信号接続を有する、より多くのメモリページがメモリアレイ５００に含まれ得る。すなわち、第１のメモリページＭＰ１に対して方向Ｘに沿って配置されるメモリページは、全て、第１のワードラインＷＬ１及び第１の選択ゲートラインＳＧ１に連結されることになる。同様に、第１のメモリページＭＰ１に対して方向Ｙに沿った、そして第３のメモリページＭＰ３と類似した信号接続を有する、より多くのメモリページがメモリアレイ５００に含まれ得る。すなわち、第１のメモリページＭＰ１に対して方向Ｙに沿って配置されるメモリページにおけるメモリセルは、対応する第１のメモリセルＭ１Ｃ１〜Ｍ１ＣＮと同じビットライン信号ＳＢＬ１〜ＳＢＬＮ及び同じソースライン信号ＳＳＬ１〜ＳＳＬＮを受け取ることになる。その結果、メモリアレイ５００は、システム要求に従って、異なる方向に配置されるより多くのメモリページを配置することができる。
さらに、メモリアレイ５００における異なるメモリページがいくつかの信号線を共有することができるので、メモリアレイ５００は、メモリ操作の柔軟性を維持しながら限られた回路領域を効率的に使用することができる。
同様に、本発明のいくつかの実施例において、もしシステムが方向Ｘにおいて十分なスペースを有していないならば、メモリアレイ５００は、第２のメモリページＭＰ２なしで、第１のメモリページＭＰ１と第３のメモリページＭＰ３とを含み得る。
要するに、本発明の実施例により提供されるメモリアレイは、異なるメモリページに異なる方向に沿ってメモリセルを配置するとともに、メモリ操作の柔軟性を維持しながら限られた回路領域を効率的に使用することができる。
当業者は、本発明の教示を保持しながらデバイス並びに方法の多くの修正及び変更が行われ得ることに容易に気づくことになる。したがって、上記の開示は、添付された特許請求の範囲の境界及び範囲によってのみ限定されると解釈されるべきである。

Claims (14)

  1. メモリアレイであって、
    第１のワードライン信号を受け取るように構成される第１のワードラインと、
    第１の選択ゲート信号を受け取るように構成される第１の選択ゲートラインと、
    第１の制御ライン信号を受け取るように構成される第１の制御ラインと、
    第１の消去ライン信号を受け取るように構成される第１の消去ラインと、
    複数の第１のメモリセルであって、それぞれが、
    前記第１のワードラインに連結されるワードラインノード、
    前記第１の選択ゲートラインに連結される選択ゲート、
    前記第１の制御ラインに連結される制御ノード、
    前記第１の消去ラインに連結される消去ノード、
    ビットライン信号を受け取るように構成されるビットラインノード、及び
    ソースライン信号を受け取るように構成されるソースラインノード
    を含む前記複数の第１のメモリセルと
    を含む第１のメモリページを備え、
    前記複数の第１のメモリセルのビットラインノードが、異なるビットライン信号を受け取るように構成され、
    前記複数の第１のメモリセルのソースラインノードが、異なるソースライン信号を受けモリセルのうちの選択された第１のメモリセルのプログラム動作の間、前記選択された第１のメモリセルにより受け取られるビットライン信号及び選択されない第１のメモリセルにより受け取られるビットライン信号が異なる電圧になり、前記選択された第１のメモリセルにより受け取られるソースライン信号及び選択されない第１のメモリセルにより受け取られるソースライン信号が異なる電圧になる、メモリアレイ。
  2. 前記選択された第１のメモリセルのプログラム動作の間、前記第１の制御ライン信号が第１の電圧になり、前記第１のワードライン信号が第２の電圧になり、前記第１の選択ゲート信号が前記第２の電圧になり、前記選択された第１のメモリセルの前記ビットラインノードにより受け取られる前記ビットライン信号が第３の電圧になり、前記選択された第１のメモリセルの前記ソースラインノードにより受け取られる前記ソースライン信号が前記第３の電圧になり、前記第１の消去ライン信号が第４の電圧になり、
    前記第１の電圧及び前記第４の電圧が前記第２の電圧より大きく、前記第２の電圧が前記第３の電圧より大きい、請求項１に記載のメモリアレイ。
  3. 第２の制御ライン信号を受け取るように構成される第２の制御ラインと、
    第２の消去ライン信号を受け取るように構成される第２の消去ラインと、
    複数の第２のメモリセルであって、それぞれが、
    前記第１のワードラインに連結されるワードラインノード、
    前記第１の選択ゲートラインに連結される選択ゲート、
    前記第２の制御ラインに連結される制御ノード、
    前記第２の消去ラインに連結される消去ノード、
    ビットライン信号を受け取るように構成されるビットラインノード、及び
    ソースライン信号を受け取るように構成されるソースラインノード
    を含む前記複数の第２のメモリセルと
    を含む第２のメモリページを更に備える、請求項１に記載のメモリアレイ。
  4. 第２のワードライン信号を受け取るように構成される第２のワードラインと、
    第２の選択ゲート信号を受け取るように構成される第２の選択ゲートラインと、
    複数の第２のメモリセルであって、それぞれが、
    前記第２のワードラインに連結されるワードラインノード、
    前記第２の選択ゲートラインに連結される選択ゲート、
    前記第１の制御ラインに連結される制御ノード、
    前記第１の消去ラインに連結される消去ノード、
    ビットライン信号を受け取るように構成されるビットラインノード、及び
    ソースライン信号を受け取るように構成されるソースラインノード
    を含む前記複数の第２のメモリセルと
    を含む第２のメモリページを更に備える、請求項１に記載のメモリアレイ。
  5. 第３のワードライン信号を受け取るように構成される第３のワードラインと、
    第３の選択ゲート信号を受け取るように構成される第３の選択ゲートラインと、
    第３の制御ライン信号を受け取るように構成される第３の制御ラインと、
    第３の消去ライン信号を受け取るように構成される第３の消去ラインと、
    複数の第３のメモリセルであって、それぞれが、
    前記第３のワードラインに連結されるワードラインノード、
    前記第３の選択ゲートラインに連結される選択ゲート、
    前記第３の制御ラインに連結される制御ノード、
    前記第３の消去ラインに連結される消去ノード、
    前記第１のメモリページにおける対応する第１のメモリセルのビットラインノードに連結されるビットラインノード、及び
    前記第１のメモリページにおける対応する第１のメモリセルのソースラインノードに連結されるソースラインノード
    を含む前記複数の第３のメモリセルと
    を含む第３のメモリページを更に備える、請求項１に記載のメモリアレイ。
  6. 前記第１のメモリページにおけるＫ個の第１のメモリセルのビットラインノードが相互に連結されるとともに、前記第１のメモリページにおける前記Ｋ個の第１のメモリセルのソースラインノードが相互に連結され、前記Ｋが１より大きい整数である、請求項１に記載のメモリアレイ。
  7. 前記第１のメモリセルが、
    前記ソースラインノード、接続ノード、及び前記選択ゲートを有する第１の選択トランジスタと、
    前記第１の選択トランジスタの前記接続ノードに連結される第１の接続ノード、第２の接続ノード、並びに前記制御ノード及び前記消去ノードに連結されるフローティングゲートを有するフローティングゲートトランジスタと、
    前記フローティングゲートトランジスタの前記第２の接続ノードに連結される接続ノード、前記ビットラインノード、及び前記ワードラインノードを有する第２の選択トランジスタとを更に備える、請求項１に記載のメモリアレイ。
  8. 前記複数の第１のメモリセルの制御ノードが第１のウェルに配置され、前記複数の第１のメモリセルの消去ノードが少なくとも第２のウェルに配置され、前記複数の第１のメモリセルの残り部分が少なくとも前記第１のウェルと前記第２のウェルとの間に配置される、請求項１に記載のメモリアレイ。
  9. 前記複数の第１のメモリセルの前記消去ノードが前記第２のウェルと第３のウェルに配置され、前記複数の第１のメモリセルの前記残り部分が、前記第１のウェルと前記第２のウェルとの間、及び前記第１のウェルと前記第３のウェルとの間に配置される、請求項８に記載のメモリアレイ。
  10. 前記複数の第１のメモリセルの制御ノードが第１のウェルに配置され、前記複数の第１のメモリセルの一部分が少なくとも第２のウェルに配置され、前記複数の第１のメモリセルの消去ノードが少なくとも前記第１のウェルと前記第２のウェルとの間に配置される、請求項１に記載のメモリアレイ。
  11. 前記複数の第１のメモリセルの前記一部分が前記第２のウェルと第３のウェルに配置され、前記複数の第１のメモリセルの前記消去ノードが、前記第１のウェルと前記第２のウェルとの間、及び前記第１のウェルと前記第３のウェルとの間に配置される、請求項１０に記載のメモリアレイ。
  12. メモリアレイであって、
    第１のワードライン信号を受け取るように構成される第１のワードラインと、
    第１の選択ゲート信号を受け取るように構成される第１の選択ゲートラインと、
    第１の制御ライン信号を受け取るように構成される第１の制御ラインと、
    第１の消去ライン信号を受け取るように構成される第１の消去ラインと、
    複数の第１のメモリセルであって、それぞれが、前記第１のワードライン、前記第１の選択ゲートライン、前記第１の制御ライン、及び前記第１の消去ラインに連結されるとともに、ビットライン信号及びソースライン信号を受け取るように構成される、前記複数の第１のメモリセルと
    を含む第１のメモリページと、
    第２の制御ライン信号を受け取るように構成される第２の制御ラインと、
    第２の消去ライン信号を受け取るように構成される第２の消去ラインと、
    複数の第２のメモリセルであって、それぞれが、前記第１のワードライン、前記第１の選択ゲートライン、前記第２の制御ライン、前記第２の消去ラインに連結されるとともに、ビットライン信号及びソースライン信号を受け取るように構成される、前記複数の第２のメモリセルと
    を含む第２のメモリページとを備え、
    前記複数の第１のメモリセルのうちの選択された第１のメモリセルのプログラム動作の間、前記選択された第１のメモリセルにより受け取られるビットライン信号及び選択されない第１のメモリセルにより受け取られるビットライン信号が異なる電圧になり、前記選択された第１のメモリセルにより受け取られるソースライン信号及び選択されない第１のメモリセルにより受け取られるソースライン信号が異なる電圧になる、メモリアレイ。
  13. 第３のワードライン信号を受け取るように構成される第３のワードラインと、
    第３の選択ゲート信号を受け取るように構成される第３の選択ゲートラインと、
    第３の制御ライン信号を受け取るように構成される第３の制御ラインと、
    第３の消去ライン信号を受け取るように構成される第３の消去ラインと、
    複数の第３のメモリセルであって、それぞれが、前記第３のワードライン、前記第３の選択ゲートライン、前記第３の制御ライン、前記第３の消去ライン、前記第１のメモリページにおける対応する第１のメモリセルのビットラインノード、及び前記第１のメモリページにおける対応する第１のメモリセルのソースラインノードに連結される、前記複数の第３のメモリセルと
    を含む第３のメモリページを更に備える、請求項１２に記載のメモリアレイ。
  14. メモリアレイであって、
    第１のワードライン信号を受け取るように構成される第１のワードラインと、
    第１の選択ゲート信号を受け取るように構成される第１の選択ゲートラインと、
    第１の制御ライン信号を受け取るように構成される第１の制御ラインと、
    第１の消去ライン信号を受け取るように構成される第１の消去ラインと、
    複数の第１のメモリセルであって、それぞれが、前記第１のワードライン、前記第１の選択ゲートライン、前記第１の制御ライン、及び前記第１の消去ラインに連結されるとともに、ビットライン信号及びソースライン信号を受け取るように構成される、前記複数の第１のメモリセルと
    を含む第１のメモリページと、
    第２のワードライン信号を受け取るように構成される第２のワードラインと、
    第２の選択ゲート信号を受け取るように構成される第２の選択ゲートラインと、
    第２の制御ライン信号を受け取るように構成される第２の制御ラインと、
    第２の消去ライン信号を受け取るように構成される第２の消去ラインと、
    複数の第２のメモリセルであって、それぞれが、前記第２のワードライン、前記第２の選択ゲートライン、前記第２の制御ライン、前記第２の消去ライン、前記第１のメモリページにおける対応する第１のメモリセルのビットラインノード、及び前記第１のメモリページにおける対応する第１のメモリセルのソースラインノードに連結される、前記複数の第２のメモリセルと
    を含む第２のメモリページとを備え、
    前記複数の第１のメモリセルのうちの選択された第１のメモリセルのプログラム動作の間、前記選択された第１のメモリセルにより受け取られるビットライン信号及び選択されない第１のメモリセルにより受け取られるビットライン信号が異なる電圧になり、前記選択された第１のメモリセルにより受け取られるソースライン信号及び選択されない第１のメモリセルにより受け取られるソースライン信号が異なる電圧になる、メモリアレイ。
JP2015221034A 2014-10-14 2015-11-11 ページに配置されるメモリセルを有するメモリアレイ Active JP6072196B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201462063410P 2014-10-14 2014-10-14
US14/881,177 US9466392B2 (en) 2014-10-14 2015-10-13 Memory array with memory cells arranged in pages
US14/881,177 2015-10-13

Publications (2)

Publication Number Publication Date
JP6072196B1 true JP6072196B1 (ja) 2017-02-01
JP2017076450A JP2017076450A (ja) 2017-04-20

Family

ID=54256665

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015156810A Active JP6141923B2 (ja) 2014-10-14 2015-08-07 低電圧状態下で動作可能なメモリセル
JP2015221034A Active JP6072196B1 (ja) 2014-10-14 2015-11-11 ページに配置されるメモリセルを有するメモリアレイ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015156810A Active JP6141923B2 (ja) 2014-10-14 2015-08-07 低電圧状態下で動作可能なメモリセル

Country Status (5)

Country Link
US (4) US9362001B2 (ja)
EP (2) EP3018657B1 (ja)
JP (2) JP6141923B2 (ja)
CN (4) CN105514112A (ja)
TW (4) TWI605547B (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI588992B (zh) * 2015-01-13 2017-06-21 Xinnova Tech Ltd Non-volatile memory components and methods of making the same
TWI606551B (zh) * 2015-02-16 2017-11-21 Xinnova Tech Ltd Non-volatile memory device method
TWI578325B (zh) * 2015-08-18 2017-04-11 力旺電子股份有限公司 反熔絲型一次編程的記憶胞及其相關的陣列結構
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
JP6200983B2 (ja) * 2016-01-25 2017-09-20 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
JP6608312B2 (ja) * 2016-03-08 2019-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9773792B1 (en) * 2016-03-25 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. One-time programming cell
EP3282450B1 (en) * 2016-08-11 2020-04-08 eMemory Technology Inc. Memory system with small size antifuse circuit capable of boosting voltage
JP6545649B2 (ja) * 2016-09-16 2019-07-17 東芝メモリ株式会社 メモリデバイス
US10283511B2 (en) * 2016-10-12 2019-05-07 Ememory Technology Inc. Non-volatile memory
TWI588943B (zh) * 2016-10-19 2017-06-21 力旺電子股份有限公司 非揮發性記憶體
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
US10276239B2 (en) * 2017-04-27 2019-04-30 Ememory Technology Inc. Memory cell and associated array structure
US10090309B1 (en) 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
CN109256170B (zh) * 2017-07-12 2020-09-15 联华电子股份有限公司 存储单元及存储阵列
JP7052611B2 (ja) * 2018-07-13 2022-04-12 株式会社ダイフク 物品仕分け設備
US10685727B2 (en) 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
US10847236B2 (en) * 2018-10-17 2020-11-24 Ememory Technology Inc. Memory cell with a sensing control circuit
US10991430B2 (en) * 2018-12-19 2021-04-27 Ememory Technology Inc. Non-volatile memory cell compliant to a near memory computation system
CN111933193B (zh) 2019-05-13 2022-08-02 力旺电子股份有限公司 非易失性存储器及其相关存储器区块
US11424257B2 (en) * 2019-10-15 2022-08-23 Ememory Technology Inc. Method for manufacturing semiconductor structure and capable of controlling thicknesses of oxide layers
US11074985B1 (en) 2020-02-25 2021-07-27 HeFeChip Corporation Limited One-time programmable memory device and method for operating the same
US11152381B1 (en) 2020-04-13 2021-10-19 HeFeChip Corporation Limited MOS transistor having lower gate-to-source/drain breakdown voltage and one-time programmable memory device using the same
US11114140B1 (en) * 2020-04-23 2021-09-07 HeFeChip Corporation Limited One time programmable (OTP) bits for physically unclonable functions
US11437082B2 (en) * 2020-05-17 2022-09-06 HeFeChip Corporation Limited Physically unclonable function circuit having lower gate-to-source/drain breakdown voltage
US11653496B2 (en) * 2020-09-25 2023-05-16 Intel Corporation Asymmetric junctions of high voltage transistor in NAND flash memory
CN117854565A (zh) * 2022-09-29 2024-04-09 长鑫存储技术有限公司 反熔丝电路、结构、阵列、编程方法及存储器
CN116566373B (zh) * 2023-07-10 2023-09-12 中国电子科技集团公司第五十八研究所 一种高可靠抗辐射反熔丝开关单元结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009245527A (ja) * 2008-03-31 2009-10-22 Rohm Co Ltd 半導体記憶装置
JP2013246853A (ja) * 2012-05-28 2013-12-09 Ememory Technology Inc 漏洩電流を低減させるための不揮発性メモリ装置のプログラム禁止方法

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313420A (en) 1987-04-24 1994-05-17 Kabushiki Kaisha Toshiba Programmable semiconductor memory
US6345000B1 (en) * 1997-04-16 2002-02-05 Sandisk Corporation Flash memory permitting simultaneous read/write and erase operations in a single memory array
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
TW350955B (en) * 1997-12-19 1999-01-21 Macronix Int Co Ltd Apparatus and method of etching simulation grounding EPROM array unit without interfering adjacent units
EP0936629B1 (de) * 1998-02-12 2006-09-13 Infineon Technologies AG EEPROM und Verfahren zur Ansteuerung eines EEPROM
US6157568A (en) 1998-12-23 2000-12-05 Vantis Corporation Avalanche programmed floating gate memory cell structure with program element in first polysilicon layer
JP4530464B2 (ja) 2000-03-09 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路
AU8835101A (en) * 2000-08-22 2002-03-04 Orthodyne Inc Intramedullary canal diameter reducer background of the invention
TW447072B (en) * 2000-10-09 2001-07-21 Vanguard Int Semiconduct Corp Manufacturing method for the capacitor of semiconductor integrated circuit
US6628550B1 (en) * 2002-06-14 2003-09-30 Powerchip Semiconductor Corp. Structure, fabrication and operation method of flash memory device
US6819594B2 (en) * 2003-01-06 2004-11-16 Ememory Technology Inc. Electrically erasable programmable logic device
KR100500579B1 (ko) * 2003-06-28 2005-07-12 한국과학기술원 씨모스 게이트 산화물 안티퓨즈를 이용한 3-트랜지스터한번 프로그램 가능한 롬
US6992929B2 (en) * 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
US7102951B2 (en) * 2004-11-01 2006-09-05 Intel Corporation OTP antifuse cell and cell array
US20060203591A1 (en) * 2005-03-11 2006-09-14 Lee Dong K One time programmable read-only memory comprised of fuse and two selection transistors
US7263001B2 (en) 2005-03-17 2007-08-28 Impinj, Inc. Compact non-volatile memory cell and array system
US7232711B2 (en) * 2005-05-24 2007-06-19 International Business Machines Corporation Method and structure to prevent circuit network charging during fabrication of integrated circuits
US7253496B2 (en) * 2005-06-28 2007-08-07 Cypress Semiconductor Corporation Antifuse circuit with current regulator for controlling programming current
TWI269411B (en) * 2005-08-08 2006-12-21 Powerchip Semiconductor Corp Fabricating method of flash memory
US7239558B1 (en) 2005-09-26 2007-07-03 National Semiconductor Corporation Method of hot electron injection programming of a non-volatile memory (NVM) cell array in a single cycle
US7326994B2 (en) 2005-10-12 2008-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible non-volatile memory cell
US7173851B1 (en) 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
US7671401B2 (en) * 2005-10-28 2010-03-02 Mosys, Inc. Non-volatile memory in CMOS logic process
US7951669B2 (en) * 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
JP5082334B2 (ja) * 2006-08-18 2012-11-28 富士通セミコンダクター株式会社 電気ヒューズ回路、メモリ装置及び電子部品
JP4818024B2 (ja) * 2006-08-23 2011-11-16 株式会社東芝 半導体記憶装置
US7593248B2 (en) 2006-11-16 2009-09-22 Aptina Imaging Corporation Method, apparatus and system providing a one-time programmable memory device
JP4921986B2 (ja) 2007-01-09 2012-04-25 株式会社東芝 不揮発性半導体記憶装置
US7663916B2 (en) * 2007-04-16 2010-02-16 Taiwan Semicondcutor Manufacturing Company, Ltd. Logic compatible arrays and operations
US20090040006A1 (en) * 2007-08-08 2009-02-12 International Business Machines Corporation Electrical fuse with enhanced programming current divergence
KR101219437B1 (ko) * 2007-09-03 2013-01-11 삼성전자주식회사 전기적 퓨즈 소자
JP5265898B2 (ja) 2007-09-25 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
US7968926B2 (en) * 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
US20090235040A1 (en) 2008-03-14 2009-09-17 Chilumula Ajaya K Programmble memory appratus, systems, and methods
FR2929751A1 (fr) * 2008-04-08 2009-10-09 St Microelectronics Sa Procede de programmation d'un dispositif de memoire du type programmable une fois et circuit integre incorporant un tel dispositif de memoire
US20090279361A1 (en) * 2008-05-06 2009-11-12 Atmel Corporation Addressable Memory Array
US8563425B2 (en) * 2009-06-01 2013-10-22 Advanced Micro Devices Selective local interconnect to gate in a self aligned local interconnect process
US20110074538A1 (en) * 2009-09-25 2011-03-31 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
JP5302157B2 (ja) * 2009-10-05 2013-10-02 ルネサスエレクトロニクス株式会社 ワンタイム・プログラマブルセル回路及びこれを備える半導体集積回路
US8227890B2 (en) * 2009-12-18 2012-07-24 United Microelectronics Corporation Method of forming an electrical fuse and a metal gate transistor and the related electrical fuse
US8284600B1 (en) 2010-02-08 2012-10-09 National Semiconductor Corporation 5-transistor non-volatile memory cell
US8259518B2 (en) * 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
US9042174B2 (en) * 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8331126B2 (en) 2010-06-28 2012-12-11 Qualcomm Incorporated Non-volatile memory with split write and read bitlines
CN102339644B (zh) * 2011-07-27 2014-12-24 聚辰半导体(上海)有限公司 存储器及其操作方法
US8923049B2 (en) * 2011-09-09 2014-12-30 Aplus Flash Technology, Inc 1T1b and 2T2b flash-based, data-oriented EEPROM design
US8724364B2 (en) 2011-09-14 2014-05-13 Semiconductor Components Industries, Llc Electronic device including a nonvolatile memory structure having an antifuse component and a process of using the same
US8530283B2 (en) 2011-09-14 2013-09-10 Semiconductor Components Industries, Llc Process for forming an electronic device including a nonvolatile memory structure having an antifuse component
WO2013081991A1 (en) 2011-12-02 2013-06-06 Board Of Trustees Of Michigan State University Temperature compensation method for high-density floating-gate memory
KR20130098643A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템
US8902641B2 (en) * 2012-04-10 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Adjusting reference resistances in determining MRAM resistance states
TWI485811B (zh) * 2012-07-18 2015-05-21 Maxchip Electronics Corp 半導體結構的製造方法
KR20140046854A (ko) 2012-10-11 2014-04-21 삼성전자주식회사 Ｏｔｐ 셀 어레이를 구비하는 반도체 메모리 장치
US20140293673A1 (en) * 2013-03-28 2014-10-02 Ememory Technology Inc. Nonvolatile memory cell structure and method for programming and reading the same
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009245527A (ja) * 2008-03-31 2009-10-22 Rohm Co Ltd 半導体記憶装置
JP2013246853A (ja) * 2012-05-28 2013-12-09 Ememory Technology Inc 漏洩電流を低減させるための不揮発性メモリ装置のプログラム禁止方法

Also Published As

Publication number Publication date
TWI569145B (zh) 2017-02-01
JP2017076450A (ja) 2017-04-20
US9508447B2 (en) 2016-11-29
CN105513643A (zh) 2016-04-20
EP3018657B1 (en) 2020-11-25
TW201614505A (en) 2016-04-16
JP2016081554A (ja) 2016-05-16
EP3157013A1 (en) 2017-04-19
CN106571161A (zh) 2017-04-19
US20160104537A1 (en) 2016-04-14
CN106571161B (zh) 2020-04-03
EP3018657A1 (en) 2016-05-11
CN105514111A (zh) 2016-04-20
US9362001B2 (en) 2016-06-07
US20160104712A1 (en) 2016-04-14
TWI575715B (zh) 2017-03-21
US20160104711A1 (en) 2016-04-14
TW201614812A (en) 2016-04-16
CN105513643B (zh) 2019-10-18
TW201614773A (en) 2016-04-16
TWI605547B (zh) 2017-11-11
TWI559140B (zh) 2016-11-21
CN105514112A (zh) 2016-04-20
TW201714089A (zh) 2017-04-16
JP6141923B2 (ja) 2017-06-07
EP3157013B1 (en) 2020-04-22
US20160104542A1 (en) 2016-04-14
US9466392B2 (en) 2016-10-11
CN105514111B (zh) 2018-11-09

Similar Documents

Publication Publication Date Title
JP6072196B1 (ja) ページに配置されるメモリセルを有するメモリアレイ
JP6122531B1 (ja) バイト消去動作を実行することができるメモリアレイ
JP4381278B2 (ja) 不揮発性半導体記憶装置の制御方法
JP5626812B2 (ja) 半導体記憶装置
CN115565586A (zh) 半导体存储装置及存储器系统
US10937500B2 (en) Semiconductor memory device
JP6313244B2 (ja) 半導体記憶装置
US9330762B2 (en) Semiconductor memory device
US20080130367A1 (en) Byte-Erasable Nonvolatile Memory Devices
KR101459506B1 (ko) Mtp 메모리 장치
US20070091682A1 (en) Byte-Erasable Nonvolatile Memory Devices
JP6208272B2 (ja) 電圧伝達デバイスを有するメモリユニット
US9466378B2 (en) Semiconductor memory device
US20150194217A1 (en) Method of controlling memory array
JP5159127B2 (ja) 不揮発性半導体記憶装置
JP2004199738A (ja) 不揮発性記憶装置
JP2015060602A (ja) 不揮発性半導体記憶装置
JP2017054565A (ja) 半導体記憶装置
US20170249994A1 (en) Semiconductor memory device
JP2013084318A (ja) 不揮発性半導体記憶装置
US8675407B2 (en) Semiconductor memory device
JP2011146103A (ja) 半導体記憶装置
JP5792878B2 (ja) 半導体記憶装置
JP5714094B2 (ja) Ｐｍｏｓ・ｎｍｏｓ・ｐｍｏｓ・ｎｍｏｓ構造を備えた４トランジスタ不揮発性メモリセル
JP5101401B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161227

R150 Certificate of patent or registration of utility model

Ref document number: 6072196

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250