CN106571161B - 存储阵列 - Google Patents

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Abstract

本发明公开了一种存储阵列，存储阵列包括第一存储器分页及第二存储器分页。第一存储器分页包括第一字符线、第一选择栅极线、第一控制线、第一清除线及多个第一存储器单元。每一第一存储器单元耦接于第一字符线、第一选择栅极线、第一控制线及第一清除线，并可接收位线信号及源极线信号。第二存储器分页包括第二控制线、第二清除线及多个第二存储器单元。每一第二存储器单元耦接于第一字符线、第一选择栅极线、第二控制线及第二清除线，并可接收位线信号及源极线信号。

Description

存储阵列
技术领域
本发明是有关于一种非挥发性存储阵列，特别是涉及一种将存储器单元分页设置的非挥发性存储阵列。
背景技术
电子式可复写非挥发性存储器(non-volatile memory，NVM)是一种可在没有电源的情况下，保存所储存的信息的存储器，并且可在存储器上件后由其他程序复写。由于非挥发性存储器所能应用的范围相当广泛，因此将非挥发性存储器与主要电路嵌入在同一块芯片的做法也成为一种趋势，特别是像个人电子装置这种对于电路面积有严格限制的应用中。
非挥发性存储器单元可包括二或三个晶体管，也就是一个用以保存数据的记忆晶体管，以及一或二个用以选取记忆晶体管(或称存储器位)的选择晶体管。此外，存储器位可设置于相异的分页中，也就是设置于相异的字符中，以便用户能弹性地存取存储器。在这种情况下，非挥发性存储器可包括两个选择晶体管以完成较复杂的操作。
一般来说，记忆晶体管具有浮接栅极。浮接栅极可以在存储器单元的写入操作期间捕捉电子。而当欲清除存储器单元中的数据时，存储器单元可产生福勒诺(FowlerNordheim)隧道电流，以释放浮接栅极中所保存的电子并使其经由浮接栅极下方的通道流出。
然而，在对设置于相异分页的存储器单元进行操作时，往往需通过相异的信号线来传送较复杂的操作信号，而限制了非挥发性存储器的操作，同时也增加了可观的电路面积以容纳复杂的绕线。
发明内容
为了避免现有技术中，复杂的操作信号会限制存储器的操作，并增加可观的电路面积，本发明的一实施例提供一种存储阵列。存储阵列包括第一存储器分页。第一存储器分页包括第一字符线、第一选择栅极线、第一控制线、第一清除线及多个第一存储器单元。第一字符线可接收第一字符线信号。第一选择栅极线可接收第一选择栅极信号。第一控制线可接收第一控制线信号。第一清除线可接收第一清除线信号。每一第一存储器单元包括字符线节点、控制节点、选择栅极、清除节点、位线节点及源极线节点。字符线节点耦接于第一字符线。选择栅极耦接于第一选择栅极线。控制节点耦接于第一控制线。清除节点耦接于第一清除线。位线节点可接收位线信号。源极线节点可接收源极线信号。多个第一存储器单元的多个位线节点是可接收相异的位线信号。多个第一存储器单元的多个源极线节点是可接收相异的源极线信号。在多个第一存储器单元中被选定的第一存储器单元的写入操作期间，被选定的第一存储器单元所接收的位线信号是相异于未被选定的第一存储器单元所接收的位线信号，及被选定的第一存储器单元所接收的源极线信号是相异于未被选定的第一存储器单元所接收的源极线信号。
本发明的另一实施例提供一种存储阵列。存储阵列包括第一存储器分页及第二存储器分页。第一存储器分页包括第一字符线、第一选择栅极线、第一控制线、第一清除线及多个第一存储器单元。第一字符线可接收第一字符线信号。第一选择栅极线可接收第一选择栅极信号。第一控制线可接收第一控制线信号。第一清除线可接收第一清除线信号。每一第一存储器单元耦接于第一字符线、第一选择栅极线、第一控制线及第一清除线，并可接收位线信号及源极线信号。
第二存储器分页包括第二控制线、第二清除线及多个第二存储器单元。第二控制线可接收第二控制线信号。第二清除线可接收第二清除线信号。每一第二存储器单元耦接于第一字符线、第一选择栅极线、第二控制线及第二清除线，并可接收位线信号及源极线信号。
本发明的另一实施例提供一种存储阵列。存储阵列包括第一存储器分页及第二存储器分页。第一存储器分页包括第一字符线、第一选择栅极线、第一控制线、第一清除线及多个第一存储器单元。第一字符线可接收第一字符线信号。第一选择栅极线可接收第一选择栅极信号。第一控制线可接收第一控制线信号。第一清除线可接收第一清除线信号。每一第一存储器单元耦接于第一字符线、第一选择栅极线、第一控制线及第一清除线，并可接收位线信号及源极线信号。
第二存储器分页包括第二字符线、第二选择栅极线、第二控制线、第二清除线及多个第二存储器单元。第二字符线可接收第二字符线信号。第二选择栅极线可接收第二选择栅极信号。第二控制线可接收第二控制线信号。第二清除线可接收第二清除线信号。每一第二存储器单元耦接于第二字符线、第二选择栅极线、第二控制线、第二清除线、第一存储器分页中对应的存储器单元的位线节点及所述第一存储器分页中所述对应的存储器单元的源极线节点。
附图说明
图1是本发明一实施例的存储阵列的示意图。
图2是本发明一实施例的图1的存储器单元的示意图。
图3是本发明一实施例的图1的存储器分页的布局俯视图。
图4是本发明另一实施例的图1的存储器分页的布局俯视图。
图5是本发明另一实施例的图1的存储器分页的布局俯视图。
图6是本发明另一实施例的存储阵列的示意图。
图7是本发明另一实施例的存储阵列的示意图。
图8是本发明另一实施例的存储阵列的示意图。
其中，附图标记说明如下：
100、300、400、500 存储阵列
200 存储器单元
MP1 第一存储器分页
MP2、MP2’ 第二存储器分页
MP3 第三存储器分页
WL1 第一字符线
SG1 第一选择栅极线
CL1 第一控制线
EL1 第一清除线
BL1、BLn、BLN 位线
SL1、SLn、SLN 源极线
WL12 第二字符线
SG12 第二选择栅极线
CL12 第二控制线
EL12 第二清除线
WL21 第三字符线
SG21 第三选择栅极线
CL21 第三控制线
EL21 第三清除线
SWL1 第一字符线信号
SSG1 第一选择栅极信号
SCL1 第一控制线信号
SEL1 第一清除线信号
SWL12 第二字符线信号
SSG12 第二选择栅极信号
SCL12 第二控制线信号
SEL12 第二清除线信号
SWL21 第三字符线信号
SSG21 第三选择栅极信号
SCL21 第三控制线信号
SEL21 第三清除线信号
SBL1、SBLn、SBLN、SBL11、SBL1n、SBL1N 位线信号
SSL1、SSLn、SSLN、SSL11、SSL1n、SSL1N 源极线信号
M1C1、M1C2、M1C3、M1C4、 第一存储器单元
M1C5、M1C6、M1C7、M1C8、
M1Cn、M1CN
M2C1、M2Cn、M2CN、 第二存储器单元
M2C’1、M2C’n、M2C’N
M3C1、M3Cn、M3CN 第三存储器单元
T1 第一选择晶体管
T2 浮接栅极晶体管
T3 第二选择晶体管
CN、CNM1C1、CNM1C2、CNM1C3、 控制节点
CNM1C4、CNM1C5、CNM1C6、CNM1C7、
CNM1C8
EN、ENM1C1、ENM1C2、ENM1C3、 清除节点
ENM1C4、ENM1C5、ENM1C6、ENM1C7、
ENM1C8
AAM1C1、AAM1C2、AAM1C3、AAM1C4、 主动区
AANW2
FGM1C1、FGM1C2、FGM1C3、FGM1C4 浮接栅极
NW1、PW1 第一井
NW2、PW2 第二井
NW3、PW3 第三井
P-sub P型基底
DNW N型深井
PLY1、PLY2 多晶硅层
BNM1C1、BNM1C2 位线节点
SNM1C1、SNM1C2 源极线节点
具体实施方式
图1是本发明一实施例的存储阵列100的示意图。存储阵列100包括第一存储器分页MP1。第一存储器分页MP1包括第一字符线WL1、第一选择栅极线SG1、第一控制线CL1、第一清除线EL1及N个第一存储器单元M1C1至M1CN，其中N是正整数。
第一字符线WL1可接收第一字符线信号SWL1，而第一选择栅极线SG1可接收第一选择栅极信号SG1。第一控制线CL1可接收第一控制线信号SCL1，而第一清除线EL1可接收第一清除线信号SEL1。
每一第一存储器单元M1C1至M1CN包括字符线节点、选择栅极、控制节点、清除节点、位线节点及源极线节点。第一存储器单元M1C1至M1CN的字符线节点耦接于第一字符线WL1，第一存储器单元M1C1至M1CN的选择栅极耦接于第一选择栅极线SG1，第一存储器单元M1C1至M1CN的控制节点耦接于第一控制线CL1，而第一存储器单元M1C1至M1CN的清除节点则耦接于第一清除线EL1。
第一存储器单元M1C1至M1CN的位线节点会经由相异的位线BL1至BLN接收相异的位线信号。也就是说，第一存储器单元M1C1至M1CN的位线节点可分别接收位线信号SBL1至SBLN。此外，第一存储器单元M1C1至M1CN的源极线节点会经由相异的源极线SL1至SLN接收相异的源极线信号。也就是说，第一存储器单元M1C1至M1CN的源极线节点可分别接收源极线信号SSL1至SSLN。
图2是本发明一实施例的存储器单元200的示意图。存储器单元200包括第一选择晶体管T1、浮接栅极晶体管T2及第二选择晶体管T3。
第一选择晶体管T1的连接节点耦接至浮接栅极晶体管T2的第一连接节点，而浮接栅极晶体管T2的第二连接节点耦接至第二选择晶体管T3的连接节点。
此外，当利用存储器单元200作为第一存储器分页MP1的第一存储器单元，例如是第一存储器单元M1Cn时(n是不大于N的正整数)，第一选择晶体管T1的一节点可以是第一存储器单元M1Cn的源极线节点以接收源极线信号SSLn，第一选择晶体管T1的栅极可以是第一存储器单元M1Cn的选择栅极并耦接至第一选择栅极线SG1。浮接栅极晶体管T2的浮接栅极可耦接至第一存储器单元M1Cn的控制节点CN并进一步耦接至第一控制线CL1，同时也可耦接至第一存储器单元M1Cn的清除节点EN并进一步耦接至第一清除线EL1。第二选择晶体管T3的一节点可以是第一存储器单元M1Cn的位线节点以接收位线信号SBLn，而第二选择晶体管T3的栅极可以是第一存储器单元M1Cn的字符线节点并耦接至第一字符线WL1。
表1是第一存储器单元M1C1至M1CN中，第一存储器单元M1Cn在不同操作期间所接收的信号电压，n是介于1至N之间的正整数。在表1中，第一电压VPP及第四电压VEE可大于第二电压VDD，且第二电压VDD可大于第三电压GND。第四电压VEE与第一电压VPP可以是相近的电压。第一电压VPP可例如是5伏特至20伏特。第二电压VDD可以是一般用以输出或输入其他电路的输入/输出电压，并可例如是0伏特至5伏特。第三电压GND可以是地电压，即0伏特。
表1
Figure GDA0002264766940000071
在被选定的第一存储器单元M1Cn的写入操作期间，由存储器单元M1Cn的位线节点所接收的位线信号SBLn可处在第三电压GND，而由存储器单元M1Cn的源极线节点所接收的源极线信号SSLn可处在第三电压GND。此外，第一字符线信号SWL1可处在第二电压VDD，第一选择栅极信号SSG1可处在第二电压VDD，第一控制线信号SCL1可处在第一电压VPP，而第一清除线信号SEL1可处在第四电压VEE。由于第一控制线信号SCL1及第一清除线信号SEL1可分别处于较高的电压VPP及VEE，因此被选定的第一存储器单元M1Cn的浮接栅极晶体管T2会产生福勒诺电子穿隧使得电子注入第一存储器单元M1Cn，而第一存储器单元M1Cn即可在被写入的期间捕捉并保存电子。
在第一存储器单元M1Cn的清除操作期间，除了第一控制线信号SCL1及第一清除线信号SEL1之外，其他的信号电压可与写入操作期间所应用的电压相同。在被选定的第一存储器单元M1Cn的清除操作期间，第一控制线信号SCL1可处在第三电压GND，而第一清除线信号SEL1可处在第四电压VEE。因此原先储存在第一存储器单元M1Cn的浮接栅极中的电子会被弹出，而第一存储器单元M1Cn即可被清除。第四电压VEE可根据系统的需求，而与第一电压VPP相同，或与第一电压VPP相异。
然而，由于第一存储器分页MP1的第一存储器单元M1C1至M1CN都会耦接至第一字符线WL1、第一选择栅极线SG1、第一控制线CL1及第一清除线EL1，因此第一存储器单元M1Cn所接收的位线信号SBLn及源极线信号SSLn可用来确保当第一存储器分页MP1中第一存储器单元M1Cn之外的其他的第一存储器单元被选定进行写入操作时，第一存储器单元M1Cn会被禁止写入。在被选定的第一存储器单元的写入操作期间，为确保未被选定的第一存储器单元M1Cn是禁止写入，被选定的第一存储器单元所接收的位线信号与未被选定的第一存储器单元M1Cn所接收到的位线信号SBLn会处于相异的电压，而被选定的第一存储器单元所接收的源极线信号与未被选定的第一存储器单元M1Cn所接收到的源极线信号SSLn会处于相异的电压。
举例来说，当第一存储器单元M1C1被选定进行写入操作时，也就是在被选定的第一存储器单元M1C1的写入操作期间，第一存储器单元M1Cn即是禁止写入操作。此时，第一控制线信号SCL1可处在第一电压VPP，第一清除线信号SEL1可处在第四电压VEE，第一字符线信号SWL1可处在第二电压VDD，第一选择栅极信号SSG1可处在第二电压VDD，第一存储器单元M1C1的位线节点所接收到的位线信号SBL1可处在第三电压GND，而第一存储器单元M1C1的源极线节点所接收到的源极线信号SSL1可处在第三电压GND，如此一来，被选定的第一存储器单元M1C1即可完成写入操作。
然而，未被选定的第一存储器单元M1Cn的位线节点所接收到的位线信号SBLn可处在第二电压VDD，而第一存储器单元M1Cn的源极线节点所接收到的源极线信号SSLn可处在第二电压VDD。
由于位线信号SBLn及源极线信号SSLn可与第一字符线信号SWL1及第一选择栅极信号SSG1同是第二电压VDD，因此第一存储器单元M1Cn的选择晶体管T1及T3会被导通，且第二电压VDD会被传送至第一存储器单元M1Cn的浮接栅极晶体管T2的第一连接节点和第二连接节点，使得在第一存储器分页MP1的第一存储器单元M1C1的写入操作期间，第一存储器单元M1Cn会禁止写入(因为浮接栅极晶体管T2的偏压条件不足以产生福勒诺的写入机制)。
在现有技术中，当一个存储器分页被选定时，被选定的存储器分页中的所有存储器单元都会同时被写入或同时被清除。也就是说，现有技术的存储阵列无法对同一存储器分页中的单一存储器单元进行写入操作。然而，根据存储阵列100，第一存储器分页MP1的存储器单元M1C1至M1CN可通过共享的字符线WL1、选择栅极线SG1、控制线CL1及清除线EL1，以及相异的位线信号及源极线信号个别独立操作。然而，在本发明的部分实施例中，当然也可根据系统的需要，同时操作第一存储器分页MP1的存储器单元M1C1至M1CN。
因此，存储阵列100可通过共享信号线的方式，有效率地完成较弹性的操作。
除了存储器单元200之外，第一存储器单元M1C1至M1CN也可采用其他种类的存储器单元，只要所使用的存储器单元能够根据与表1所示的控制信号相似的控制信号来正常操作即可。
图3是本发明一实施例的第一存储器分页MP1的布局俯视图。在图3中，第一存储器分页MP1包括第一存储器单元M1C1及M1C2，而第一存储器单元M1C1及M1C2可与存储器单元200具有相同的结构。
在图3中，第一控制线CL1可设置于第一井NW1中，而第一清除线EL1可设置于第二井NW2中。第一井NW1及第二井NW2可以设置在P型基底P-sub的N型井。在部分实施例中，P型基底P-sub可耦接至第三电压GND。第一存储器单元M1C1及M1C2的控制节点CNM1C1及CNM1C2可设置于第一井NW1的第一控制线CL1的上方，而第一存储器单元M1C1及M1C2的清除节点ENM1C1及ENM1C2可设置于第二井NW2的第一清除线EL1的上方。
在本发明的部分实施例中，第一控制线CL1可形成于第一井NW1中的主动区AANW1，而控制节点CNM1C1及CNM1C2则可由第一井NW1的主动区AANW1上方的多晶硅层PLY1来形成。第一清除线EL1也可形成于第二井NW2中的主动区AANW2，而清除节点ENM1C1及ENM1C2则可由第二井NW2的主动区AANW2上方的多晶硅层PLY2来形成。在此情况下，第一控制线CL1与控制节点CNM1C1及CNM1C2即可等效成电容来操作，而第一清除线EL1与控制节点ENM1C1及ENM1C2也可等效成电容来操作。控制线信号SCL1及清除线信号SEL1可直接分别施加于第一井NW1及第二井NW2，而控制线信号SCL1即可通过电容耦接至控制节点CNM1C1及CNM1C2，而清除线信号SEL1也可通过电容耦接至清除节点ENM1C1及ENM1C2。
此外，在图3中，第一存储器单元M1C1及M1C2的其余部分则可沿X方向设置于第一井NW1及第二井NW2之间的主动区AAM1C1及AAM1C2。因此，第一存储器单元M1C1的浮接栅极FGM1C1及第一存储器单元M1C2的浮接栅极FGM1C2会跨越第一井NW1及第二井NW2以耦接控制节点CNM1C1及CNM1C2与清除节点ENM1C1及ENM1C2。
在本发明的部分实施例中，第一存储器分页MP1可包括更多沿X方向设置于第一井NW1及第二井NW2之间的第一存储器单元。然而，受限于系统电路面积的限制，第一存储器单元未必能够全部沿X方向设置。因此在图3中，第一清除线EL1还可设置于第三井NW3，第三井NW3也是N型井。也就是说，清除线信号SEL1可同时直接施加至第二井NW2及第三井NW3。
在此情况下，第一存储器单元M1C3及M1C4的控制节点CNM1C3及CNM1C4-可设置于第一井NW1中第一控制线CL1的上方，而第一存储器单元M1C3及M1C4的清除节点ENM1C3及ENM1C4-可设置于第三井NW3中第一清除线EL1的上方。第一存储器单元M1C3及M1C4的其余部分则分别设置于第一井NW1及第三井NW3之间的主动区AAM1C3及AAM1C4中。因此第一存储器单元M1C3的浮接栅极FGM1C3及第一存储器单元M1C4的浮接栅极FGM1C4会跨越第一井NW1及第三井NW3。如此一来，第一存储器单元M1C1及M1C3即可沿Y方向设置。此外，通过共享相同的第一井NW1，第一存储器分页MP1也可更加有效率地使用有限的电路面积。
当然，在本发明的部分实施例中，第一存储器分页MP1可沿X方向设置更多的第一存储器单元M1C5及M1C6，或可沿Y方向设置更多的第一存储器单元M1C7及M1C8。
此外，第一存储器单元M1C1至M1C8的第一字符线节点，例如第一存储器单元M1C1至M1C8的第二选择晶体管的栅极，可经由金属层或共享的多晶硅层耦接至相同的第一字符线WL1，而第一存储器单元M1C1至M1C8的第一选择栅极则可经由金属层或共享的多晶硅层耦接至第一选择栅极线SG1。
虽然图3中，第一控制线CL1及第一清除线EL1是设置于N型井中，然而第一控制线CL1及第一清除线EL1也可设置于不同型的井中。图4是本发明另一实施例的第一存储器分页MP1的布局俯视图。在图4中，第一存储器分页MP1包括第一存储器单元M1C1至M1C8，而第一存储器单元M1C1至M1C8可与存储器单元200具有相同的结构。
在图4中，第一控制线CL1可设置于第一井PW1，而第一存储器单元M1C1、M1C2、M1C5、M1C6的控制节点CNM1C1、CNM1C2、CNM1C5及CNM1C6则可设置于第一井PW1中第一控制线CL1的上方。有部分的第一存储器单元M1C1、M1C2、M1C5、M1C6可设置于第二井PW2，第一清除线EL1可设置于第一井PW1及第二井PW2之间，而第一存储器单元M1C1、M1C2、M1C5、M1C6的清除节点ENM1C1、ENM1C2、ENM1C5及ENM1C6则可设置于第一井PW1及第二井PW2之间的第一清除线EL1上方。有部分的第一存储器单元M1C3、M1C4、M1C7、M1C8可设置于第三井PW3，第一清除线EL1还可设置于第一井PW1及第三井PW3之间，而第一存储器单元M1C3、M1C4、M1C7、M1C8的清除节点ENM1C3、ENM1C4、ENM1C7及ENM1C8则可设置于第一井PW1及第三井PW3之间的第一清除线EL1上方。第一井PW1、第二井PW2及第三井PW3可以设置在N型深井DNW中的P型井，而N型深井DNW则设置于P型基底P-sub中。
在此情况下，第一清除线EL1可设置于第一井PW1及第二井PW2之间的主动区以及第一井PW1及第三井PW3之间的主动区。
此外，有些情况下，若单一第一存储器单元所产生的读取电流较小时，可能会拉长自第一存储器分页读取信息的时间。为解决读取时间过长的问题，可使第一存储器分页MP1中的K个第一存储器单元的位线节点彼此相耦接，且这K个第一存储器单元的源极线节点也彼此相耦接，其中K是大于1的正整数。
图5是本发明另一实施例的第一存储器分页MP1的布局俯视图。在图5中，第一存储器分页MP1的布局与图3所示的布局相似，然而第一存储器单元M1C1及M1C2的两个位线节点BNM1C1及BNM1C2会相耦接，而第一存储器单元M1C1及M1C2的两个源极线节点SNM1C1及SNM1C2也会相耦接。
在此情况下，第一存储器单元M1C1及M1C2会同步地操作，也就是说，存储器单元M1C1及M1C2会同时被写入、清除或读取，因此第一存储器单元M1C1及M1C2所产生的读取电流即可被加总共享以判别所储存的信息。由于加总后的读取电流会大于单一的读取电流，因此加总读取电流能够有助于缩短第一存储器分页MP1的读取时间。
虽然在图5中，为减少外部的连线，第一存储器单元M1C1及M1C2的两个位线节点BNM1C1及BNM1C2会通过第一存储器分页MP1内的金属层相耦接，而第一存储器单元M1C1及M1C2的两个源极线节点SNM1C1及SNM1C2也会通过第一存储器分页MP1内的金属层相耦接，然而在本发明的其他实施例中，第一存储器单元M1C1及M1C2的两个位线节点BNM1C1及BNM1C2也可自第一存储器分页MP1的外部接收相同的信号，而第一存储器单元M1C1及M1C2的两个源极线节点SNM1C1及SNM1C2也可自第一存储器分页MP1的外部接收相同的信号。
此外，在图1中，存储阵列100包括第一存储器分页MP1，然而在本发明的其他实施例中，存储阵列100可进一步包括更多的存储器分页以储存更多的信息。图6是本发明一实施例的存储阵列300的示意图。存储阵列300包括第一存储器分页MP1及第二存储器分页MP2。
第二存储器分页MP2与第一存储器分页MP1具有相似的结构，然而两者可接收相异的信号。第二存储器分页MP2包括第二控制线CL12、第二清除线EL12及多个第二存储器单元M2C1至M2CN。
第二控制线CL12可接收第二控制线信号SCL12，而第二清除线EL12可接收第二清除线信号SEL12。
每一第二存储器单元M2C1至M2CN包括字符线节点、选择栅极、控制节点、清除节点、位线节点及源极线节点。第二存储器单元M2C1至M2CN的字符线节点会耦接至第一字符线WL1，而第二存储器单元M2C1至M2CN的选择栅极会耦接至第一选择栅极线SG1。第二存储器单元M2C1至M2CN的控制节点会耦接至第二控制线CL12，第二存储器单元M2C1至M2CN的清除节点会耦接至第二清除线EL12。第二存储器单元M2C1至M2CN的位线节点会分别接收相异的位线信号SBL11至SBL1N，而第二存储器单元M2C1至M2CN的源极线节点会分别接收相异的源极线信号SSL11至SSL1N。
也就是说，第一存储器分页MP1及第二存储器分页MP2会共享相同的字符线SWL1及相同的选择栅极线SSG1。然而，因为第一存储器分页MP1及第二存储器分页MP2会分别耦接至相异的控制线CL1及CL12与相异的清除线EL1及EL12，因此第二存储器分页MP2中的第二存储器单元M2C1至M2CN仍然可以根据表1中所示的信号电压正常操作。
举例来说，在第二存储器分页MP2中被选定的第二存储器单元M2Cn的写入操作期间，第一字符线信号SWL1及第一选择栅极信号SSG1可都处在第二电压VDD，第二存储器单元M2Cn所接收到的源极线信号及位线信号可都处在第三电压GND，而第二控制线信号SCL12及第二清除线信号SEL12可分别处在第一电压VPP及第四电压VEE。如此一来，第二存储器单元M2Cn即可完成写入操作。然而，在第二存储器分页MP2的第二存储器单元M2Cn的写入操作期间，第一存储器分页MP1并未被选定，因此第一控制线信号SCL1及第一清除线信号SEL1可都处在第三电压GND。如此一来，即便在第一字符线信号SWL1及第一选择栅极信号SSG1都处在第二电压VDD的情况下，未被选定的第一存储器单元M1C1至M1CN也不会进行写入操作。此外，在此情况下，第一存储器单元M1C1至M1CN所接收到的位线信号SBL1至SBLN与源极线信号SSL1至SSLN则可处在第二电压VDD或第三电压GND。
相似地，当第二存储器分页MP2被选定进行清除操作而第一存储器分页MP1未被选定时，第一清除线信号SEL1可处在第三电压GND而第二清除线信号SEL12可处在第四电压VEE，因此在第二存储器分页MP2的第二存储器单元进行清除操作的期间，即可避免未被选定的第一存储器单元M1C1至M1CN被清除。
因此，存储阵列300能够通过共享信号线的方式有效地管理存储器分页，同时也够能支持较弹性的操作。此外，在本发明的部分实施例中，为满足系统的需求，存储阵列300还可根据类似第二存储器分页MP2的连接方式包括更多的存储器分页。
图7是本发明一实施例的存储器分页400的示意图。存储器分页400包括第一存储器分页MP1及第二存储器分页MP2’。图7的第二存储器分页MP2’与图6的第二存储器分页MP2相似，然而第二存储器分页MP2’包括第二字符线WL12、第二选择栅极线SG12及N个第二存储器单元M2C’1至M2C’N。
第二字符线WL12可接收第二字符线信号SWL12，而第二选择栅极线SG12接收第二选择栅极信号SSG12。
每一第二存储器单元M2C’1至M2C’N包括字符线节点、选择栅极、控制节点、清除节点、位线节点及源极线节点。第二存储器单元M2C’1至M2C’N的字符线节点耦接至第二字符线WL12，而第二存储器单元M2C’1至M2C’N的选择栅极耦接至第二选择栅极线SG12。第二存储器单元M2C’1至M2C’N的控制节点耦接至第一控制线CL1，而第二存储器单元M2C’1至M2C’N的清除节点耦接至第一清除线EL1。第二存储器单元M2C’1至M2C’N的位线节点可接收相异的位线信号SBL11至SBL1N，而第二存储器单元M2C’1至M2C’N的源极线节点可接收相异的源极线信号SSL11至SSL1N。
也就是说，第一存储器分页MP1和第二存储器分页MP2’可共享相同的控制线CL1及相同的清除线EL1。然而，由于第一存储器分页MP1和第二存储器分页MP2’会耦接至相异的字符线WL1及WL12和相异的选择栅极线SG1及SG12，因此第二存储器分页MP2’中的第二存储器单元M2C’1至M2C’N仍然可以根据表1中所示的信号电压正常操作。
举例来说，在第二存储器分页MP2’中被选定的第二存储器单元M2C’n的写入操作期间，第二存储器单元M2C’n所接收到的位线信号SBL1n及源极线信号SSL1n可处在第三电压GND，第一控制线信号SCL1可处在第一电压VPP，第一清除线信号SEL1可处在第四电压VEE，而第二字符线信号SWL12及第二选择栅极信号SSG12可都处在第二电压VDD，如此一来，第二存储器单元M2C’n即可完成写入操作。然而，在第二存储器分页MP2’的第二存储器单元M2C’n的写入操作期间，第一存储器分页MP1并未被选定，因此第一存储器单元M1C1至M1CN所接收到的源极线信号及位线信号，以及第一字符线信号SWL1和选择栅极信号SSG1可都处在第三电压GND或都处在第二电压VDD。如此一来，即便在第一控制线信号SCL1及第一清除线信号SEL1分别处在第一电压VPP及第四电压VEE的情况下，未被选定的第一存储器单元M1C1至M1CN也不会进行写入操作。
在图6中，第一存储器分页MP1和第二存储器分页MP2是沿X方向设置，然而在本发明的其他实施例中，存储阵列也可包括其他与第一存储器分页MP1沿Y方向设置的存储器分页。
图8是本发明一实施例的存储阵列500的示意图。存储阵列500包括第一存储器分页MP1、第二存储器分页MP2及第三存储器分页MP3。第一存储器分页MP1与第二存储器分页MP2是沿X方向设置，而第一存储器分页MP1及第三存储器分页MP3是沿Y方向设置。
第三存储器分页MP3包括第三字符线WL21、第三选择栅极线SG21、第三控制线CL21、第三清除线EL21及N个第三存储器单元M3C1至M3CN。
第三字符线WL21可接收第三字符线信号SWL21，而第三选择栅极线SG21可接收第三选择栅极信号SSG21。第三控制线CL21可接收第三控制线信号SCL21，而第三清除线EL21可接收第三清除线信号SEL21。每一第三存储器单元M3C1至M3CN包括字符线节点、选择栅极、控制极点、清除节点、位线节点及源极线节点。第三存储器单元M3C1至M3CN的字符线节点耦接至第三字符线WL21，而第三存储器单元M3C1至M3CN的选择栅极耦接至第三选择栅极线SG21。第三存储器单元M3C1至M3CN的控制节点耦接至第三控制线CL21，而第三存储器单元M3C1至M3CN的清除节点耦接至第三清除线EL21。第三存储器单元M3C1至M3CN的位线节点会耦接至在第一存储器分页MP1中与第三存储器单元M3C1至M3CN对应的第一存储器单元M1C1至M1CN的位线节点以接收对应的位线信号SBL1至SBLN，而第三存储器单元M3C1至M3CN的源极线节点会耦接至在第一存储器分页MP1中与第三存储器单元M3C1至M3CN对应的第一存储器单元M1C1至M1CN的源极线节点以接收对应的源极线信号SSL1至SSLN。
由于第一存储器单元M1C1至M1CN与第三存储器单元M3C1至M3CN会接收相异的控制线信号SCL1及SCL21、相异的清除线信号SEL1及SEL21、相异的字符线信号SWL1及SWL21及相异的选择栅极信号SSG1及SSG21，因此即使第三存储器单元M3C1至M3CN会接收到与第一存储器单元M1C1至M1CN相同的位线信号SBL1至SBLN及源极线信号SSL1至SSLN，第三存储器单元M3C1至M3CN仍不会受到第一存储器单元M1C1至M1CN的操作的影响。
表2是第一存储器分页MP1在被选定及未被选定时，第一存储器单元M1C1至M1CN中第一存储器单元M1Cn在各种操作期间所接收到的信号电压。
表2
Figure GDA0002264766940000161
根据表2的内容，当第一存储器分页MP1未被选定时，第一控制线信号SCL1可处在第三电压GND，因此第一存储器单元M1Cn在未被选定的存储器分页MP1中不会被写入信息。在此情况下，第一选择栅极信号SSG1及第一字符线信号SWL1可处在任何电压，例如当第二存储器分页MP2被选定时，第一选择栅极信号SSG1及第一字符线信号SWL1可都处在第二电压VDD。此外，源极线信号SSLn、位线信号SBLn及第一清除线信号SEL1可处在任意电压，例如当第三存储器分页MP3被选定时，源极线信号SSLn、位线信号SBLn及第一清除线信号SEL1可都处在第三电压GND。再者，在部分实施例中，第四电压VEE可与第一电压VPP实质上相同。
在第三存储器分页MP3的第三存储器单元M3Cn的写入操作期间，也就是说，第三存储器分页MP3被选定时，第三控制线信号SCL21可处在第一电压VPP，第三清除线信号SEL21可处在第四电压VEE，第三选择栅极信号SSG21及第三字符线信号SWL21可处在第二电压VDD，而源极线信号SSLn及位线信号SBLn可处在第三电压GND，因此第三存储器单元M3Cn能够完成写入操作。然而在第三存储器单元M3Cn的写入操作期间，第一存储器分页并未被选定，因此第一控制线信号SCL1可处在第三电压GND，使得第一存储器分页MP1中的第一存储器单元M1C1至M1CN不会被写入。
在本发明的部分实施例中，存储阵列500可包括更多沿第一存储器分页MP1的X方向设置且连线方式与第二存储器分页MP2相似的存储器分页。也就是说，与第一存储器分页MP1沿X方向设置的存储器分页都会耦接至第一字符线WL1及第一选择栅极线SG1。相似的，存储阵列500也可包括更多沿第一存储器分页MP1的Y方向设置且连线方式与第三存储器分页MP3相似的存储器分页。也就是说，与第一存储器分页MP1沿Y方向设置的存储器分页的存储器单元会接收到与对应的第一存储器单元M1C1至M1CN相同的位线信号SBL1至SBLN及源极线信号SSL1至SSLN。如此一来，存储阵列500即可根据系统的需求，管理数量更多且沿不同的方向设置的存储器分页。
此外，由于存储阵列500中相异的存储器分页可以共享部分的信号线，因此存储阵列500可以更有效率的使用有限的电路面积，同时还能够较有弹性的支持存储器操作。
再者，在本发明的部分实施例中，当系统在X方向上并未有足够的空间时，存储阵列500也可包括第一存储器分页MP1及第三存储器分页MP3，而不包括第二存储器分页MP2。
综上所述，本发明的实施例所提供的存储阵列能够管理沿相异方向设置的相异存储器分页的存储器单元，并能够有效率的利用有限的电路面积，同时能较有弹性的支持存储器操作。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储阵列，其特征在于，包括：
第一存储器分页，包括：
第一字符线，用以接收第一字符线信号；
第一选择栅极线，用以接收第一选择栅极信号；
第一控制线，用以接收第一控制线信号；
第一清除线，用以接收第一清除线信号；及
多个第一存储器单元，每一第一存储器单元是由第一选择晶体管、浮接栅极晶体管及第二选择晶体管所组成，其中：
所述第一选择晶体管包括用以接收源极线信号的源极线节点、连接节点，及耦接于所述第一选择栅极线的选择栅极；
所述浮接栅极晶体管包括耦接于所述第一选择晶体管的所述连接节点的第一连接节点，第二连接节点，及耦接于控制节点及清除节点的浮接栅极，其中所述控制节点耦接于所述第一控制线，所述清除节点耦接于所述第一清除线；及
所述第二选择晶体管包括耦接于所述浮接栅极晶体管的所述第二连接节点的连接节点，用以接收位线信号的位线节点，及耦接于所述第一字符线的字符线节点；
其中：
所述多个第一存储器单元的多个位线节点是用以接收相异的位线信号；
所述多个第一存储器单元的多个源极线节点是用以接收相异的源极线信号；及
在所述多个第一存储器单元中被选定的第一存储器单元的写入操作期间，所述被选定的第一存储器单元所接收的位线信号及源极线信号是处在第三电压，及未被选定的第一存储器单元所接收的源极线信号、所述第一字符线信号、位线信号及所述第一选择栅极信号是处在第二电压，且所述第二电压大于所述第三电压。
2.如权利要求1所述的存储阵列，其特征在于：
在所述被选定的第一存储器单元的所述写入操作期间，所述第一控制线信号是处在第一电压，及所述第一清除线信号是处在第四电压；及
所述第一电压及所述第四电压大于所述第二电压。
3.如权利要求1所述的存储阵列，其特征在于，还包括：
第二存储器分页，包括：
第二控制线，用以接收第二控制线信号；
第二清除线，用以接收第二清除线信号；及
多个第二存储器单元，每一第二存储器单元包括：
字符线节点，耦接于所述第一字符线；
选择栅极，耦接于所述第一选择栅极线；
控制节点，耦接于所述第二控制线；
清除节点，耦接于所述第二清除线；
位线节点，用以接收位线信号；及
源极线节点，用以接收源极线信号。
4.如权利要求1所述的存储阵列，其特征在于，还包括：
第二存储器分页，包括：
第二字符线，用以接收第二字符线信号；
第二选择栅极线，用以接收第二选择栅极线信号；及
多个第二存储器单元，每一第二存储器单元包括：
字符线节点，耦接于所述第二字符线；
选择栅极，耦接于所述第二选择栅极线；
控制节点，耦接于所述第一控制线；
清除节点，耦接于所述第一清除线；
位线节点，用以接收位线信号；及
源极线节点，用以接收源极线信号。
5.如权利要求1至4中任一项所述的存储阵列，其特征在于，还包括：
第三存储器分页，包括：
第三字符线，用以接收第三字符线信号；
第三选择栅极线，用以接收第三选择栅极信号；
第三控制线，用以接收第三控制线信号；
第三清除线，用以接收第三清除线信号；及
多个第三存储器单元，每一第三存储器单元包括：
字符线节点，耦接于所述第三字符线；
选择栅极，耦接于所述第三选择栅极线；
控制节点，耦接于所述第三控制线；
清除节点，耦接于所述第三清除线；
位线节点，用以接收所述第一存储器分页中对应的第一存储器单元的位线节点；及
源极线节点，用以接收所述第一存储器分页中所述对应的第一存储器单元的源极线节点。
6.如权利要求1所述的存储阵列，其特征在于，所述第一存储器分页的K个第一存储器单元的位线节点是彼此相耦接，所述第一存储器分页的所述K个第一存储器单元的源极线节点是彼此相耦接，K个第一存储器单元是同时被写入、清除或读取，且K是大于1的正整数。
7.如权利要求1所述的存储阵列，其特征在于：
所述多个第一存储器单元的多个控制节点是设置于第一井，所述多个第一存储器单元的多个清除节点是至少设置于第二井，及所述多个第一存储器单元的其余部分是至少设置于所述第一井及所述第二井之间。
8.如权利要求7所述的存储阵列，其特征在于：
所述多个第一存储器单元的所述多个清除节点是设置于所述第二井及第三井，及所述多个第一存储器单元的所述其余部分是设置于所述第一井与所述第二井之间以及设置于所述第一井与所述第三井之间。
9.如权利要求1所述的存储阵列，其特征在于：
所述多个第一存储器单元的多个控制节点是设置于第一井，所述多个第一存储器单元有部分是至少设置于第二井，及所述多个第一存储器单元的多个清除节点是至少设置于所述第一井及所述第二井之间。
10.如权利要求9所述的存储阵列，其特征在于：
所述多个第一存储器单元的所述部分是设置于所述第二井及第三井，及所述多个第一存储器单元的所述多个清除节点是设置于所述第一井与所述第二井之间以及设置于所述第一井与所述第三井之间。
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