TW201714089A - 記憶體陣列 - Google Patents

記憶體陣列 Download PDF

Info

Publication number
TW201714089A
TW201714089A TW105101320A TW105101320A TW201714089A TW 201714089 A TW201714089 A TW 201714089A TW 105101320 A TW105101320 A TW 105101320A TW 105101320 A TW105101320 A TW 105101320A TW 201714089 A TW201714089 A TW 201714089A
Authority
TW
Taiwan
Prior art keywords
line
memory
signal
node
clear
Prior art date
Application number
TW105101320A
Other languages
English (en)
Other versions
TWI559140B (zh
Inventor
張緯宸
景文澔
陳志欣
王世辰
楊青松
Original Assignee
力旺電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
Application granted granted Critical
Publication of TWI559140B publication Critical patent/TWI559140B/zh
Publication of TW201714089A publication Critical patent/TW201714089A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

記憶體陣列包含第一記憶體分頁及第二記憶體分頁。第一記憶體分頁包含第一字元線、第一選擇閘極線、第一控制線、第一清除線及複數個第一記憶體單元。每一第一記憶體單元耦接於第一字元線、第一選擇閘極線、第一控制線及第一清除線，並可接收位元線訊號及源極線訊號。第二記憶體分頁包含第二控制線、第二清除線及複數個第二記憶體單元。每一第二記憶體單元耦接於第一字元線、第一選擇閘極線、第二控制線及第二清除線，並可接收位元線訊號及源極線訊號。

Description

記憶體陣列
本發明是有關於一種非揮發性記憶體陣列，特別是一種將記憶體單元分頁設置的非揮發性記憶體陣列。
電子式可複寫非揮發性記憶體是一種可在沒有電源的情況下，保存所儲存之資訊的記憶體，並且可在記憶體上件後由其他程式複寫。由於非揮發性記憶體所能應用的範圍相當廣泛，因此將非揮發性記憶體與主要電路嵌入在同一塊晶片的做法也成為一種趨勢，特別是像個人電子裝置這種對於電路面積有嚴格限制的應用中。
非揮發性記憶體單元可包含二或三個電晶體，亦即一個用以保存資料的記憶電晶體，以及一或二個用以選取記憶電晶體(或稱記憶體位元)的選擇電晶體。此外，記憶體位元可設置於相異的分頁中，亦即設置於相異的字元中，以便使用者能彈性地存取記憶體。在這種情況下，非揮發性記憶體可包含兩個選擇電晶體以完成較複雜的操作。
一般來說，記憶電晶體具有浮接閘極。浮接閘極可以在記憶體單元的寫入操作期間捕捉電子。而當欲清除記憶體單元中的資料時，記憶體單元可產生福勒諾(Fowler Nordheim)隧道電流，以釋放浮接閘極中所保存的電子並使其經由浮接閘極下方的通道流出。
然而，在對設置於相異分頁的記憶體單元進行操作時，往往需透過相異的訊號線來傳送較為複雜的操作訊號，而限制了非揮發性記憶體的操作，同時也增加了可觀的電路面積以容納複雜的繞線。
本發明之一實施例提供一種記憶體陣列，記憶體陣列包含第一記憶體分頁。第一記憶體分頁包含第一字元線、第一選擇閘極線、第一控制線、第一清除線及複數個第一記憶體單元。第一字元線可接收第一字元線訊號，第一選擇閘極線可接收第一選擇閘極訊號，第一控制線可接收第一控制線訊號，而第一清除線可接收第一清除線訊號。每一第一記憶體單元包含字元線節點、選擇閘極、控制節點、清除節點、位元線節點及源極線節點。字元線節點耦接於第一字元線。選擇閘極耦接於第一選擇閘極線。控制節點耦接於第一控制線。清除節點耦接於第一清除線。位元線節點可接收位元線訊號，而源極線節點可接收源極線訊號。
複數個第一記憶體單元之複數個位元線節點可接收相異之位元線訊號，複數個第一記憶體單元之複數個源極線節點可接收相異之源極線訊號。在複數個第一記憶體單元中被選定之第一記憶體單元之寫入操作期間，被選定之第一記憶體單元所接收之位元線訊號係相異於未被選定之第一記憶體單元所接收之位元線訊號，且被選定之第一記憶體單元所接收之源極線訊號係相異於未被選定之第一記憶體單元所接收之源極線訊號。
本發明之一實施例提供一種記憶體陣列，記憶體陣列包含第一記憶體分頁及第二記憶體分頁。第一記憶體分頁包含第一字元線、第一選擇閘極線、第一控制線、第一清除線及複數個第一記憶體單元。第一字元線可接收第一字元線訊號，第一選擇閘極線可接收第一選擇閘極訊號，第一控制線可接收第一控制線訊號，而第一清除線可接收第一清除線訊號。每一第一記憶體單元耦接於第一字元線、第一選擇閘極線、第一控制線及第一清除線，並可接收位元線訊號及源極線訊線。
第二記憶體分頁包含第二控制線、第二清除線及複數個第二記憶體單元。第二控制線可接收第二控制線訊號，第二清除線可接收第二清除線訊號。每一第二記憶體單元耦接於第一字元線、第一選擇閘極線、第二控制線及第二清除線，並用以接收位元線訊號及源極線訊號。
本發明之一實施例提供一種記憶體陣列，記憶體陣列包含第一記憶體分頁及第二記憶體分頁。第一記憶體分頁包含第一字元線、第一選擇閘極線、第一控制線、第一清除線及複數個第一記憶體單元。第一字元線可接收第一字元線訊號，第一選擇閘極線可接收第一選擇閘極訊號，第一控制線可接收第一控制線訊號，而第一清除線可接收第一清除線訊號。每一第一記憶體單元耦接於第一字元線、第一選擇閘極線、第一控制線及第一清除線，並可接收位元線訊號及源極線訊線。
第二記憶體分頁包含第二字元線、第二選擇閘極線、第二控制線、第二清除線及複數個第二記憶體單元。第二字元線可接收第二字元線訊號，第二選擇閘極線可接收第二選擇閘極訊號，第二控制線可接收第二控制線訊號，而第二清除線可接收第二清除線訊號。每一第二記憶體單元耦接於第二字元線、第二選擇閘極線、第二控制線、第二清除線、第一記憶體分頁中對應之記憶體單元之位元線節點及第一記憶體分頁中對應之記憶體單元之源極線節點。
第1圖為本發明一實施例之記憶體陣列100的示意圖。記憶體陣列100包含第一記憶體分頁MP1。第一記憶體分頁MP1包含第一字元線WL1 、第一選擇閘極線SG1 、第一控制線CL1 、第一清除線EL1 及N個第一記憶體單元M1C1 至M1CN ，其中N為正整數。
第一字元線WL1 可接收第一字元線訊號SWL1 ，而第一選擇閘極線SG1 可接收第一選擇閘極訊號SG1 。第一控制線CL1 可接收第一控制線訊號SCL1 ，而第一清除線EL1 可接收第一清除線訊號SEL1 。
每一第一記憶體單元M1C1 至M1CN 包含字元線節點、選擇閘極、控制節點、清除節點、位元線節點及源極線節點。第一記憶體單元M1C1 至M1CN 的字元線節點耦接於第一字元線WL1 ，第一記憶體單元M1C1 至M1CN 的選擇閘極耦接於第一選擇閘極線SG1 ，第一記憶體單元M1C1 至M1CN 的控制節點耦接於第一控制線CL1 ，而第一記憶體單元M1C1 至M1CN 的清除節點則耦接於第一清除線EL1 。
第一記憶體單元M1C1 至M1CN 的位元線節點會經由相異的位元線BL1 至BLN 接收相異的位元線訊號。亦即，第一記憶體單元M1C1 至M1CN 的位元線節點可分別接收位元線訊號SBL1 至SBLN 。此外，第一記憶體單元M1C1 至M1CN 的源極線節點會經由相異的源極線SL1 至SLN 接收相異的源極線訊號。亦即，第一記憶體單元M1C1 至M1CN 的源極線節點可分別接收源極線訊號SSL1 至SSLN 。
第2圖為本發明一實施例之記憶體單元200的示意圖。記憶體單元200包含第一選擇電晶體T1、浮接閘極電晶體T2及第二選擇電晶體T3。
第一選擇電晶體T1的連接節點耦接至浮接閘極電晶體T2的第一連接節點，而浮接閘極電晶體T2的第二連接節點耦接至第二選擇電晶體T3的連接節點。
此外，當利用記憶體單元200作為第一記憶體分頁MP1之第一記憶體單元，例如為第一記憶體單元M1Cn 時(n為不大於N的正整數)，第一選擇電晶體T1的一節點可為第一記憶體單元M1Cn 的源極線節點以接收源極線訊號SSLn ，第一選擇電晶體T1的閘極可為第一記憶體單元M1Cn 的選擇閘極並耦接至第一選擇閘極線SG1 。浮接閘極電晶體T2的浮接閘極可耦接至第一記憶體單元M1Cn 之控制節點CN並進一步耦接至第一控制線CL1 ，同時亦可耦接至第一記憶體單元M1Cn 之清除節點EN並進一步耦接至第一清除線EL1 。第二選擇電晶體T3的一節點可為第一記憶體單元M1Cn 的位元線節點以接收位元線訊號SBLn ，而第二選擇電晶體T3的閘極可為第一記憶體單元M1Cn 的字元線節點並耦接至第一字元線WL1 。
表1為第一記憶體單元M1C1 至M1CN 中，第一記憶體單元M1Cn 在不同操作期間所接收的訊號電壓，n為介於1至N之間的正整數。在表1中，第一電壓VPP及第四電壓VEE可大於第二電壓VDD，且第二電壓VDD可大於第三電壓GND。第四電壓VEE與第一電壓VPP可為相近的電壓。第一電壓VPP可例如為5伏特至20伏特。第二電壓VDD可為一般用以輸出或輸入其他電路的輸入/輸出電壓，並可例如為0伏特至5伏特。第三電壓GND可為地電壓，即0伏特。
表 1
在被選定之第一記憶體單元M1Cn 的寫入操作期間，由記憶體單元M1Cn 之位元線節點所接收之位元線訊號SBLn 可為第三電壓GND，而由記憶體單元M1Cn 之源極線節點所接收之源極線訊號SSLn 可為第三電壓GND。此外，第一字元線訊號SWL1 可為第二電壓VDD，第一選擇閘極訊號SSG1 可為第二電壓VDD，第一控制線訊號SCL1 可為第一電壓VPP，而第一清除線訊號SEL1 可為第四電壓VEE。由於第一控制線訊號SCL1 及第一清除線訊號SEL1 可分別處於較高的電壓VPP及VEE，因此被選定之第一記憶體單元M1Cn 的浮接閘極電晶體T2會產生福勒諾電子穿隧使得電子注入第一記憶體單元M1Cn ，而第一記憶體單元M1Cn 即可在被寫入的期間捕捉並保存電子。
在第一記憶體單元M1Cn 的清除操作期間，除了第一控制線訊號SCL1 及第一清除線訊號SEL1 之外，其他的訊號電壓可與寫入操作期間所應用的電壓相同。在被選定之第一記憶體單元M1Cn 的清除操作期間，第一控制線訊號SCL1 可為第三電壓GND，而第一清除線訊號SEL1 可為第四電壓VEE。因此原先儲存在第一記憶體單元M1Cn 之浮接閘極中的電子會被彈出，而第一記憶體單元M1Cn 即可被清除。第四電壓VEE可根據系統的需求，而與第一電壓VPP相同，或與第一電壓VPP相異。
然而，由於第一記憶體分頁MP1之第一記憶體單元M1C1 至M1CN 都會耦接至第一字元線WL1 、第一選擇閘極線SG1 、第一控制線CL1 及第一清除線EL1 ，因此第一記憶體單元M1Cn 所接收的位元線訊號SBLn 及源極線訊號SSLn 可用來確保當第一記憶體分頁MP1中第一記憶體單元M1Cn 之外的其他的第一記憶體單元被選定進行寫入操作時，第一記憶體單元M1Cn 會被禁止寫入。在被選定之第一記憶體單元的寫入操作期間，為確保未被選定之第一記憶體單元M1Cn 為禁止寫入，被選定之第一記憶體單元所接收之位元線訊號與未被選定之第一記憶體單元M1Cn 所接收到的位元線訊號SBLn 會處於相異的電壓，而被選定之第一記憶體單元所接收之源極線訊號與未被選定之第一記憶體單元M1Cn 所接收到的源極線訊號SSLn 會處於相異的電壓。
舉例來說，當第一記憶體單元M1C1 被選定進行寫入操作時，亦即在被選定之第一記憶體單元M1C1 的寫入操作期間，第一記憶體單元M1Cn 即為禁止寫入操作。此時，第一控制線訊號SCL1 可為第一電壓VPP，第一清除線訊號SEL1 可為第四電壓VEE，第一字元線訊號SWL1 可為第二電壓VDD，第一選擇閘極訊號SSG1 可為第二電壓VDD，第一記憶體單元M1C1 之位元線節點所接收到的位元線訊號SBL1 可為第三電壓GND，而第一記憶體單元M1C1 之源極線節點所接收到的源極線訊號SSL1 可為第三電壓GND，如此一來，被選定的第一記憶體單元M1C1 即可完成寫入操作。
然而，未被選定之第一記憶體單元M1Cn 之位元線節點所接收到的位元線訊號SBLn 可為第二電壓VDD，而第一記憶體單元M1Cn 之源極線節點所接收到的源極線訊號SSLn 可為第二電壓VDD。
由於位元線訊號SBLn 及源極線訊號SSLn 可與第一字元線訊號SWL1 及第一選擇閘極訊號SSG1 同為第二電壓VDD，因此第一記憶體單元M1Cn 之選擇電晶體T1及T3會被導通，且第二電壓VDD會被傳送至第一記憶體單元M1Cn 之浮接閘極電晶體T2的第一連接節點和第二連接節點，使得在第一記憶體分頁MP1之第一記憶體單元M1C1 的寫入操作期間，第一記憶體單元M1Cn 會禁止寫入(因為浮接閘極電晶體T2的偏壓條件不足以產生福勒諾之寫入機制)。
在先前技術中，當一個記憶體分頁被選定時，被選定之記憶體分頁中的所有記憶體單元都會同時被寫入或同時被清除。也就是說，先前技術的記憶體陣列無法對同一記憶體分頁中的單一記憶體單元進行寫入操作。然而，根據記憶體陣列100，第一記憶體分頁MP1之記憶體單元M1C1 至M1CN 可透過共用的字元線WL1 、選擇閘極線SG1 、控制線CL1 及清除線EL1 ，以及相異的位元線訊號及源極線訊號個別獨立操作。然而，在本發明的部分實施例中，當然也可根據系統的需要，同時操作第一記憶體分頁MP1之記憶體單元M1C1 至M1CN 。
因此，記憶體陣列100可透過共用訊號線的方式，有效率地完成較為彈性的操作。
除了記憶體單元200之外，第一記憶體單元M1C1 至M1CN 也可採用其他種類的記憶體單元，只要所使用的記憶體單元能夠根據與表1所示之控制訊號相似之控制訊號來正常操作即可。
第3圖為本發明一實施例之第一記憶體分頁MP1之佈局俯視圖。在第3圖中，第一記憶體分頁MP1包含第一記憶體單元M1C1 及M1C2 ，而第一記憶體單元M1C1 及M1C2 可與記憶體單元200具有相同的結構。
在第3圖中，第一控制線CL1 可設置於第一井NW1中，而第一清除線EL1 可設置於第二井NW2中。第一井NW1及第二井NW2可為設置於P型基底P-sub的N型井。在部分實施例中，P型基底P-sub可耦接至第三電壓GND。第一記憶體單元M1C1 及M1C2 之控制節點CNM1C1 及CNM1C2 可設置於第一井NW1之第一控制線CL1 的上方，而第一記憶體單元M1C1 及M1C2 之清除節點ENM1C1 及ENM1C2 可設置於第二井NW2之第一清除線EL1 的上方。
在本發明的部分實施例中，第一控制線CL1 可形成於第一井NW1中的主動區AANW1 ，而控制節點CNM1C1 及CNM1C2 則可由第一井NW1之主動區AANW1 上方的多晶矽層PLY1來形成。第一清除線EL1 亦可形成於第二井NW2中的主動區AANW2 ，而清除節點ENM1C1 及ENM1C2 則可由第二井NW2之主動區AANW2 上方的多晶矽層PLY2來形成。在此情況下，第一控制線CL1 與控制節點CNM1C1 及CNM1C2 即可等效為電容來操作，而第一清除線EL1 與控制節點ENM1C1 及ENM1C2 亦可等效為電容來操作。控制線訊號SCL1 及清除線訊號SEL1 可直接分別施加於第一井NW1及第二井NW2，而控制線訊號SCL1 即可透過電容耦接至控制節點CNM1C1 及CNM1C2 ，而清除線訊號SEL1 亦可透過電容耦接至清除節點ENM1C1 及ENM1C2 。
此外，在第3圖中，第一記憶體單元M1C1 及M1C2 的其餘部分則可沿X方向設置於第一井NW1及第二井NW2之間的主動區AAM1C1 及AAM1C2 。因此，第一記憶體單元M1C1 之浮接閘極FGM1C1 及第一記憶體單元M1C2 之浮接閘極FGM1C2 會跨越第一井NW1及第二井NW2以耦接控制節點CNM1C1 及CNM1C2 與清除節點ENM1C1 及ENM1C2 。
在本發明的部分實施例中，第一記憶體分頁MP1可包含更多沿X方向設置於第一井NW1及第二井NW2之間的第一記憶體單元。然而，受限於系統電路面積的限制，第一記憶體單元未必能夠全部沿X方向設置。因此在第3圖中，第一清除線EL1 還可設置於第三井NW3，第三井NW3亦為N型井。也就是說，清除線訊號SEL1 可同時直接施加至第二井NW2及第三井NW3。
在此情況下，第一記憶體單元M1C3 及M1C4 的控制節點CNM1C3 及CNM1C4 ­可設置於第一井NW1中第一控制線CL1 的上方，而第一記憶體單元M1C3 及M1C4 的清除節點ENM1C3 及ENM1C4 ­可設置於第三井NW3中第一清除線EL1 的上方。第一記憶體單元M1C3 及M1C4 的其餘部分則分別設置於第一井NW1及第三井NW3之間的主動區AAM1C3 及AAM1C4 中。因此第一記憶體單元M1C3 的浮接閘極FGM1C3 及第一記憶體單元M1C4 的浮接閘極FGM1C4 會跨越第一井NW1及第三井NW3。如此一來，第一記憶體單元M1C1 及M1C3 即可沿Y方向設置。此外，透過共用相同的第一井NW1，第一記憶體分頁MP1也可更加有效率地使用有限的電路面積。
當然，在本發明的部分實施例中，第一記憶體分頁MP1可沿X方向設置更多的第一記憶體單元M1C5 及M1C6 ，或可沿Y方向設置更多的第一記憶體單元M1C7 及M1C8 。
此外，第一記憶體單元M1C1 至M1C8 的第一字元線節點，例如第一記憶體單元M1C1 至M1C8 之第二選擇電晶體的閘極，可經由金屬層或共用的多晶矽層耦接至相同的第一字元線WL1 ，而第一記憶體單元M1C1 至M1C8 的第一選擇閘極則可經由金屬層或共用的多晶矽層耦接至第一選擇閘極線SG1 。
雖然第3圖中，第一控制線CL1 及第一清除線EL1 是設置於N型井中，然而第一控制線CL1 及第一清除線EL1 亦可設置於不同型的井中。第4圖為本發明另一實施例之第一記憶體分頁MP1之佈局俯視圖。在第4圖中，第一記憶體分頁MP1包含第一記憶體單元M1C1 至M1C8 ，而第一記憶體單元M1C1 至M1C8 可與記憶體單元200具有相同的結構。
在第4圖中，第一控制線CL1 可設置於第一井PW1，而第一記憶體單元M1C1 、M1C2 、M1C5 、M1C6 的控制節點CNM1C1 、CNM1C2 、CNM1C5 及CNM1C6 則可設置於第一井PW1中第一控制線CL1 的上方。有部分之第一記憶體單元M1C1 、M1C2 、M1C5 、M1C6 可設置於第二井PW2，第一清除線EL1 可設置於第一井PW1及第二井PW2之間，而第一記憶體單元M1C1 、M1C2 、M1C5 、M1C6 的清除節點ENM1C1 、ENM1C2 、ENM1C5 及ENM1C6 則可設置於第一井PW1及第二井PW2之間的第一清除線EL1 上方。有部分之第一記憶體單元M1C3 、M1C4 、M1C7 、M1C8 可設置於第三井PW3，第一清除線EL1 還可設置於第一井PW1及第三井PW3之間，而第一記憶體單元M1C3 、M1C4 、M1C7 、M1C8 的清除節點ENM1C3 、ENM1C4 、ENM1C7 及ENM1C8 則可設置於第一井PW1及第三井PW3之間的第一清除線EL1 上方。第一井PW1、第二井PW2及第三井PW3可為設置於N型深井DNW中的P型井，而N型深井DNW則設置於P型基底P-sub中。
在此情況下，第一清除線EL1 可設置於第一井PW1及第二井PW2之間的主動區以及第一井PW1及第三井PW3之間的主動區。
此外，有些情況下，若單一第一記憶體單元所產生的讀取電流較小時，可能會拉長自第一記憶體分頁讀取資訊的時間。為解決讀取時間過長的問題，可使第一記憶體分頁MP1中的K個第一記憶體單元的位元線節點彼此相耦接，且這K個第一記憶體單元的源極線節點也彼此相耦接，其中K為大於1的正整數。
第5圖為本發明另一實施例之第一記憶體分頁MP1的布局俯視圖。在第5圖中，第一記憶體分頁MP1的布局與第3圖所示的布局相似，然而第一記憶體單元M1C1 及M1C2 的兩個位元線節點BNM1C1 及BNM1C2 會相耦接，而第一記憶體單元M1C1 及M1C2 的兩個源極線節點SNM1C1 及SNM1C2 也會相耦接。
在此情況下，第一記憶體單元M1C1 及M1C2 會同步地操作，也就是說，記憶體單元M1C1 及M1C2 會同時被寫入、清除或讀取，因此第一記憶體單元M1C1 及M1C2 所產生的讀取電流即可被加總共用以判別所儲存的資訊。由於加總後的讀取電流會大於單一的讀取電流，因此加總讀取電流能夠有助於縮短第一記憶體分頁MP1的讀取時間。
雖然在第5圖中，為減少外部的連線，第一記憶體單元M1C1 及M1C2 的兩個位元線節點BNM1C1 及BNM1C2 會透過第一記憶體分頁MP1內的金屬層相耦接，而第一記憶體單元M1C1 及M1C2 的兩個源極線節點SNM1C1 及SNM1C2 也會透過第一記憶體分頁MP1內的金屬層相耦接，然而在本發明的其他實施例中，第一記憶體單元M1C1 及M1C2 的兩個位元線節點BNM1C1 及BNM1C2 亦可自第一記憶體分頁MP1的外部接收相同的訊號，而第一記憶體單元M1C1 及M1C2 的兩個源極線節點SNM1C1 及SNM1C2 也可自第一記憶體分頁MP1的外部接收相同的訊號。
此外，在第1圖中，記憶體陣列100包含第一記憶體分頁MP1，然而在本發明的其他實施例中，記憶體陣列100可進一步包含更多的記憶體分頁以儲存更多的資訊。第6圖為本發明一實施例之記憶體陣列300的示意圖。記憶體陣列300包含第一記憶體分頁MP1及第二記憶體分頁MP2。
第二記憶體分頁MP2與第一記憶體分頁MP1具有相似的結構，然而兩者可接收相異的訊號。第二記憶體分頁MP2包含第二控制線CL12 、第二清除線EL12 及複數個第二記憶體單元M2C1 至M2CN 。
第二控制線CL12 可接收第二控制線訊號SCL12 ，而第二清除線EL12 可接收第二清除線訊號SEL12 。
每一第二記憶體單元M2C1 至M2CN 包含字元線節點、選擇閘極、控制節點、清除節點、位元線節點及源極線節點。第二記憶體單元M2C1 至M2CN 的字元線節點會耦接至第一字元線WL1 ，而第二記憶體單元M2C1 至M2CN 的選擇閘極會耦接至第一選擇閘極線SG1 。第二記憶體單元M2C1 至M2CN 的控制節點會耦接至第二控制線CL12 ，第二記憶體單元M2C1 至M2CN 的清除節點會耦接至第二清除線EL12 。第二記憶體單元M2C1 至M2CN 的位元線節點會分別接收相異的位元線訊號SBL11 至SBL1N ，而第二記憶體單元M2C1 至M2CN 的源極線節點會分別接收相異的源極線訊號SSL11 至SSL1N 。
換言之，第一記憶體分頁MP1及第二記憶體分頁MP2會共用相同的字元線SWL1 及相同的選擇閘極線SSG1 。然而，因為第一記憶體分頁MP1及第二記憶體分頁MP2會分別耦接至相異的控制線CL1 及CL12 與相異的清除線EL1 及EL12 ，因此第二記憶體分頁MP2中的第二記憶體單元M2C1 至M2CN 仍然可以根據表1中所示的訊號電壓正常操作。
舉例來說，在第二記憶體分頁MP2中被選定之第二記憶體單元M2Cn 的寫入操作期間，第一字元線訊號SWL1 及第一選擇閘極訊號SSG1 可皆為第二電壓VDD，第二記憶體單元M2Cn 所接收到的源極線訊號及位元線訊號可皆為第三電壓GND，而第二控制線訊號SCL12 及第二清除線訊號SEL12 可分別為第一電壓VPP及第四電壓VEE。如此一來，第二記憶體單元M2Cn 即可完成寫入操作。然而，在第二記憶體分頁MP2之第二記憶體單元M2Cn 的寫入操作期間，第一記憶體分頁MP1並未被選定，因此第一控制線訊號SCL1 及第一清除線訊號SEL1 可皆為第三電壓GND。如此一來，即便在第一字元線訊號SWL1 及第一選擇閘極訊號SSG1 皆為第二電壓VDD的情況下，未被選定的第一記憶體單元M1C1 至M1CN 也不會進行寫入操作。此外，在此情況下，第一記憶體單元M1C1 至M1CN 所接收到的位元線訊號SBL1 至SBLN 與源極線訊號SSL1 至SSLN 則可為第二電壓VDD或第三電壓GND。
相似地，當第二記憶體分頁MP2被選定進行清除操作而第一記憶體分頁MP1未被選定時，第一清除線訊號SEL1 可為第三電壓GND而第二清除線訊號SEL12 可為第四電壓VEE，因此在第二記憶體分頁MP2之第二記憶體單元進行清除操作的期間，即可避免未被選定之第一記憶體單元M1C1 至M1CN 被清除。
因此，記憶體陣列300能夠透過共用訊號線的方式有效地管理記憶體分頁，同時也夠能支援較為彈性的操作。此外，在本發明的部分實施例中，為滿足系統的需求，記憶體陣列300還可根據類似第二記憶體分頁MP2的連接方式包含更多的記憶體分頁。
第7圖為本發明一實施例之記憶體分頁400的示意圖。記憶體分頁400包含第一記憶體分頁MP1及第二記憶體分頁MP2’。第7圖之第二記憶體分頁MP2’與第6圖之第二記憶體分頁MP2相似，然而第二記憶體分頁MP2’包含第二字元線WL12 、第二選擇閘極線SG12 及N個第二記憶體單元M2C’1 至M2C’N 。
第二字元線WL12 可接收第二字元線訊號SWL12 ，而第二選擇閘極線SG12 接收第二選擇閘極訊號SSG12 。
每一第二記憶體單元M2C’1 至M2C’N 包含字元線節點、選擇閘極、控制節點、清除節點、位元線節點及源極線節點。第二記憶體單元M2C’1 至M2C’N 之字元線節點耦接至第二字元線WL12 ，而第二記憶體單元M2C’1 至M2C’N 之選擇閘極耦接至第二選擇閘極線SG12 。第二記憶體單元M2C’1 至M2C’N 之控制節點耦接至第一控制線CL1 ，而第二記憶體單元M2C’1 至M2C’N 之清除節點耦接至第一清除線EL1 。第二記憶體單元M2C’1 至M2C’N 之位元線節點可接收相異的位元線訊號SBL11 至SBL1N ，而第二記憶體單元M2C’1 至M2C’N 之源極線節點可接收相異的源極線訊號SSL11 至SSL1N 。
也就是說，第一記憶體分頁MP1和第二記憶體分頁MP2’可共用相同的控制線CL1 及相同的清除線EL1 。然而，由於第一記憶體分頁MP1和第二記憶體分頁MP2’會耦接至相異的字元線WL1 及WL12 和相異的選擇閘極線SG1 及SG12 ，因此第二記憶體分頁MP2’中的第二記憶體單元M2C’1 至M2C’N 仍然可以根據表1中所示的訊號電壓正常操作。
舉例來說，在第二記憶體分頁MP2’中被選定之第二記憶體單元M2C’n 的寫入操作期間，第二記憶體單元M2C’n 所接收到的位元線訊號SBL1n 及源極線訊號SSL1n 可為第三電壓GND，第一控制線訊號SCL1 可為第一電壓VPP，第一清除線訊號SEL1 可為第四電壓VEE，而第二字元線訊號SWL12 及第二選擇閘極訊號SSG12 可皆為第二電壓VDD，如此一來，第二記憶體單元M2C’n 即可完成寫入操作。然而，在第二記憶體分頁MP2’之第二記憶體單元M2C’n 的寫入操作期間，第一記憶體分頁MP1並未被選定，因此第一記憶體單元M1C1 至M1CN 所接收到的源極線訊號及位元線訊號，以及第一字元線訊號SWL1 和選擇閘極訊號SSG1 可皆為第三電壓GND或皆為第二電壓VDD。如此一來，即便在第一控制線訊號SCL1 及第一清除線訊號SEL1 分別為第一電壓VPP及第四電壓VEE的情況下，未被選定的第一記憶體單元M1C1 至M1CN 也不會進行寫入操作。
在第6圖中，第一記憶體分頁MP1和第二記憶體分頁MP2是沿X方向設置，然而在本發明的其他實施例中，記憶體陣列也可包含其他與第一記憶體分頁MP1沿Y方向設置的記憶體分頁。
第8圖為本發明一實施例之記憶體陣列500的示意圖。記憶體陣列500包含第一記憶體分頁MP1、第二記憶體分頁MP2及第三記憶體分頁MP3。第一記憶體分頁MP1與第二記憶體分頁MP2是沿X方向設置，而第一記憶體分頁MP1及第三記憶體分頁MP3是沿Y方向設置。
第三記憶體分頁MP3包含第三字元線WL21 、第三選擇閘極線SG21 、第三控制線CL21 、第三清除線EL21 及N個第三記憶體單元M3C1 至M3CN 。
第三字元線WL21 可接收第三字元線訊號SWL21 ，而第三選擇閘極線SG21 可接收第三選擇閘極訊號SSG21 。第三控制線CL21 可接收第三控制線訊號SCL21 ，而第三清除線EL21 可接收第三清除線訊號SEL21 。每一第三記憶體單元M3C1 至M3CN 包含字元線節點、選擇閘極、控制極點、清除節點、位元線節點及源極線節點。第三記憶體單元M3C1 至M3CN 的字元線節點耦接至第三字元線WL21 ，而第三記憶體單元M3C1 至M3CN 的選擇閘極耦接至第三選擇閘極線SG21 。第三記憶體單元M3C1 至M3CN 的控制節點耦接至第三控制線CL21 ，而第三記憶體單元M3C1 至M3CN 的清除節點耦接至第三清除線EL21 。第三記憶體單元M3C1 至M3CN 的位元線節點會耦接至在第一記憶體分頁MP1中與第三記憶體單元M3C1 至M3CN 對應之第一記憶體單元M1C1 至M1CN 的位元線節點以接收對應的位元線訊號SBL1 至SBLN ，而第三記憶體單元M3C1 至M3CN 的源極線節點會耦接至在第一記憶體分頁MP1中與第三記憶體單元M3C1 至M3CN 對應之第一記憶體單元M1C1 至M1CN 的源極線節點以接收對應的源極線訊號SSL1 至SSLN­ 。
由於第一記憶體單元M1C1 至M1CN 與第三記憶體單元M3C1 至M3CN 會接收相異的控制線訊號SCL1 及SCL21 、相異的清除線訊號SEL1 及SEL21 、相異的字元線訊號SWL1 及SWL21 及相異的選擇閘極訊號SSG1 及SSG21 ，因此即使第三記憶體單元M3C1 至M3CN 會接收到與第一記憶體單元M1C1 至M1CN 相同的位元線訊號SBL1 至SBLN 及源極線訊號SSL1 至SSLN ，第三記憶體單元M3C1 至M3CN 仍不會受到第一記憶體單元M1C1 至M1CN 之操作的影響。
表2為第一記憶體分頁MP1在被選定及未被選定時，第一記憶體單元M1C1 至M1CN 中第一記憶體單元M1Cn 於各種操作期間所接收到的訊號電壓。
表 2
根據表2的內容，當第一記憶體分頁MP1未被選定時，第一控制線訊號SCL1 可為第三電壓GND，因此第一記憶體單元M1Cn 在未被選定之記憶體分頁MP1中不會被寫入資訊。在此情況下，第一選擇閘極訊號SSG1 及第一字元線訊號SWL1 可為任何電壓，例如當第二記憶體分頁MP2被選定時，第一選擇閘極訊號SSG1 及第一字元線訊號SWL1 可皆為第二電壓VDD。此外，源極線訊號SSLn 、位元線訊號SBLn 及第一清除線訊號SEL1 可為任意電壓，例如當第三記憶體分頁MP3被選定時，源極線訊號SSLn 、位元線訊號SBLn 及第一清除線訊號SEL1 可皆為第三電壓GND。再者，在部分實施例中，第四電壓VEE可與第一電壓VPP實質上相同。
在第三記憶體分頁MP3之第三記憶體單元M3Cn 的寫入操作期間，亦即第三記憶體分頁MP3被選定時，第三控制線訊號SCL21 可為第一電壓VPP，第三清除線訊號SEL21 可為第四電壓VEE，第三選擇閘極訊號SSG21 及第三字元線訊號SWL21 可為第二電壓VDD，而源極線訊號SSLn 及位元線訊號SBLn 可為第三電壓GND，因此第三記憶體單元M3Cn 能夠完成寫入操作。然而在第三記憶體單元M3Cn 的寫入操作期間，第一記憶體分頁並未被選定，因此第一控制線訊號SCL1 可為第三電壓GND，使得第一記憶體分頁MP1中的第一記憶體單元M1C1 至M1CN 不會被寫入。
在本發明的部分實施例中，記憶體陣列500可包含更多沿第一記憶體分頁MP1之X方向設置且連線方式與第二記憶體分頁MP2相似的記憶體分頁。換言之，與第一記憶體分頁MP1沿X方向設置的記憶體分頁都會耦接至第一字元線WL1 及第一選擇閘極線SG1 。相似的，記憶體陣列500也可包含更多沿第一記憶體分頁MP1之Y方向設置且連線方式與第三記憶體分頁MP3相似的記憶體分頁。也就是說，與第一記憶體分頁MP1沿Y方向設置之記憶體分頁的記憶體單元會接收到與對應之第一記憶體單元M1C1 至M1CN 相同之位元線訊號SBL1 至SBLN 及源極線訊號SSL1 至SSLN 。如此一來，記憶體陣列500即可根據系統的需求，管理數量更多且沿不同的方向設置的記憶體分頁。
此外，由於記憶體陣列500中相異的記憶體分頁可以共用部分的訊號線，因此記憶體陣列500可以更有效率的使用有限的電路面積，同時還能夠較有彈性的支援記憶體操作。
再者，在本發明的部分實施例中，當系統在X方向上並未有足夠的空間時，記憶體陣列500亦可包含第一記憶體分頁MP1及第三記憶體分頁MP3，而不包含第二記憶體分頁MP2。
綜上所述，本發明之實施例所提供的記憶體陣列能夠管理沿相異方向設置之相異記憶體分頁的記憶體單元，並能夠有效率的利用有限的電路面積，同時能較有彈性的支援記憶體操作。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、300、400、500‧‧‧記憶體陣列 200‧‧‧記憶體單元 MP1‧‧‧第一記憶體分頁 MP2、MP2’‧‧‧第二記憶體分頁 MP3‧‧‧第三記憶體分頁 WL1‧‧‧第一字元線 SG1‧‧‧第一選擇閘極線 CL1‧‧‧第一控制線 EL1‧‧‧第一清除線 BL1、BLn、BLN、BL11、BL1n、BL1N‧‧‧位元線 SL1、SLn、SLN、SL11、SL1n、SL1N‧‧‧源極線 WL12‧‧‧第二字元線 SG12‧‧‧第二選擇閘極線 CL12‧‧‧第二控制線 EL12‧‧‧第二清除線 WL21‧‧‧第三字元線 SG21‧‧‧第三選擇閘極線 CL21‧‧‧第三控制線 EL21‧‧‧第三清除線 SWL1‧‧‧第一字元線訊號 SSG1‧‧‧第一選擇閘極訊號 SCL1‧‧‧第一控制線訊號 SEL1‧‧‧第一清除線訊號 SWL12‧‧‧第二字元線訊號 SSG12‧‧‧第二選擇閘極訊號 SCL12‧‧‧第二控制線訊號 SEL12‧‧‧第二清除線訊號 SWL21‧‧‧第三字元線訊號 SSG21‧‧‧第三選擇閘極訊號 SCL21‧‧‧第三控制線訊號 SEL21‧‧‧第三清除線訊號 SBL1、SBLn、SBLN、SBL11、SBL1n、SBL1N‧‧‧位元線訊號 SSL1、SSLn、SSLN、SSL11、SSL1n、SSL1N‧‧‧源極線訊號 M1C1、M1C2、M1C3、M1C4、M1C5、M1C6、M1C7、M1C8、M1Cn、M1CN‧‧‧第一記憶體單元 M2C1、M2Cn、M2CN、M2C’1、M2C’n、M2C’N‧‧‧第二記憶體單元 M3C1、M3Cn、M3CN‧‧‧第三記憶體單元 T1‧‧‧第一選擇電晶體 T2‧‧‧浮接閘極電晶體 T3‧‧‧第二選擇電晶體 CN、CNM1C1、CNM1C2、CNM1C3、CNM1C4、CNM1C5、CNM1C6、CNM1C7、CNM1C8‧‧‧控制節點 EN、ENM1C1、ENM1C2、ENM1C3、ENM1C4、ENM1C5、ENM1C6、ENM1C7、ENM1C8‧‧‧清除節點 AAM1C1、AAM1C2、AAM1C3、AAM1C4、AANW2、AANW3‧‧‧主動區 FGM1C1、FGM1C2‧‧‧浮接閘極 NW1、PW1‧‧‧第一井 NW2、PW2‧‧‧第二井 NW3、PW3‧‧‧第三井 P-sub‧‧‧P型基底 DNW‧‧‧N型深井 PLY1、PLY2‧‧‧多晶矽層 BNM1C2‧‧‧位元線節點 SNM1C1、SNM1C2‧‧‧源極線節點
第1圖為本發明一實施例之記憶體陣列的示意圖。 第2圖為本發明一實施例之第1圖之記憶體單元的示意圖。 第3圖為本發明一實施例之第1圖之記憶體分頁的佈局俯視圖。 第4圖為本發明另一實施例之第1圖之記憶體分頁的佈局俯視圖。 第5圖為本發明另一實施例之第1圖之記憶體分頁的佈局俯視圖。 第6圖為本發明另一實施例之記憶體陣列的示意圖。 第7圖為本發明另一實施例之記憶體陣列的示意圖。 第8圖為本發明另一實施例之記憶體陣列的示意圖。
500‧‧‧記憶體陣列
MP1‧‧‧第一記憶體分頁
MP2‧‧‧第二記憶體分頁
MP3‧‧‧第三記憶體分頁
WL1‧‧‧第一字元線
SG1‧‧‧第一選擇閘極線
CL1‧‧‧第一控制線
EL1‧‧‧第一清除線
BL1、BLn、BLN、BL11、BL1n、BL1N‧‧‧位元線
SL1、SLn、SLN、SL11、SL1n、SL1N‧‧‧源極線
CL12‧‧‧第二控制線
EL12‧‧‧第二清除線
WL21‧‧‧第三字元線
SG21‧‧‧第三選擇閘極線
CL21‧‧‧第三控制線
EL21‧‧‧第三清除線
SWL1‧‧‧第一字元線訊號
SSG1‧‧‧第一選擇閘極訊號
SCL1‧‧‧第一控制線訊號
SEL1‧‧‧第一清除線訊號
SCL12‧‧‧第二控制線訊號
SEL12‧‧‧第二清除線訊號
SWL21‧‧‧第三字元線訊號
SSG21‧‧‧第三選擇閘極訊號
SCL21‧‧‧第三控制線訊號
SEL21‧‧‧第三清除線訊號
SBL1、SBLn、SBLN、SBL11、SBL1n、SBL1N‧‧‧位元線訊號
SSL1、SSLn、SSLN、SSL11、SSL1n、SSL1N‧‧‧源極線訊號
M1C1、M1Cn、M1CN‧‧‧第一記憶體單元
M2C1、M2Cn、M2CN‧‧‧第二記憶體單元
M3C1、M3Cn、M3CN‧‧‧第三記憶體單元

Claims (15)

  1. 一種記憶體陣列，包含： 一第一記憶體分頁，包含： 一第一字元線，用以接收一第一字元線訊號； 一第一選擇閘極線，用以接收一第一選擇閘極訊號； 一第一控制線，用以接收一第一控制線訊號； 一第一清除線，用以接收一第一清除線訊號；及 複數個第一記憶體單元，每一第一記憶體單元包含： 一字元線節點，耦接於該第一字元線； 一選擇閘極，耦接於該第一選擇閘極線； 一控制節點，耦接於該第一控制線； 一清除節點，耦接於該第一清除線； 一位元線節點，用以接收一位元線訊號；及 一源極線節點，用以接收一源極線訊號； 其中： 該些第一記憶體單元之複數個位元線節點係用以接收相異之位元線訊號； 該些第一記憶體單元之複數個源極線節點係用以接收相異之源極線訊號；及 在該些第一記憶體單元中一被選定之第一記憶體單元之一寫入操作期間，該被選定之第一記憶體單元所接收之一位元線訊號係相異於一未被選定之第一記憶體單元所接收之一位元線訊號，及該被選定之第一記憶體單元所接收之一源極線訊號係相異於一未被選定之第一記憶體單元所接收之一源極線訊號。
  2. 如請求項1所述之記憶體陣列，其中： 在該被選定之第一記憶體單元之該寫入操作期間，該第一控制線訊號係在一第一電壓，該第一字元線訊號係在一第二電壓，該第一選擇閘極訊號係在該第二電壓，該被選定之第一記憶體單元之該位元線節點所接收之該位元線訊號係在一第三電壓，該被選定之第一記憶體單元之該源極線節點所接收之該源極線訊號係在該第三電壓，及該第一清除線訊號係在一第四電壓；及 該第一電壓及該第四電壓大於該第二電壓，且該第二電壓大於該第三電壓。
  3. 如請求項1所述之記憶體陣列，另包含： 一第二記憶體分頁，包含： 一第二控制線，用以接收一第二控制線訊號； 一第二清除線，用以接收一第二清除線訊號；及 複數個第二記憶體單元，每一第二記憶體單元包含： 一字元線節點，耦接於該第一字元線； 一選擇閘極，耦接於該第一選擇閘極線； 一控制節點，耦接於該第二控制線； 一清除節點，耦接於該第二清除線； 一位元線節點，用以接收一位元線訊號；及 一源極線節點，用以接收一源極線訊號。
  4. 如請求項1所述之記憶體陣列，另包含： 一第二記憶體分頁，包含： 一第二字元線，用以接收一第二字元線訊號； 一第二選擇閘極線，用以接收一第二選擇閘極線訊號；及 複數個第二記憶體單元，每一第二記憶體單元包含： 一字元線節點，耦接於該第二字元線； 一選擇閘極，耦接於該第二選擇閘極線； 一控制節點，耦接於該第一控制線； 一清除節點，耦接於該第一清除線； 一位元線節點，用以接收一位元線訊號；及 一源極線節點，用以接收一源極線訊號。
  5. 如請求項1至4中任一項所述之記憶體陣列，另包含： 一第三記憶體分頁，包含： 一第三字元線，用以接收一第三字元線訊號； 一第三選擇閘極線，用以接收一第三選擇閘極訊號； 一第三控制線，用以接收一第三控制線訊號； 一第三清除線，用以接收一第三清除線訊號；及 複數個第三記憶體單元，每一第三記憶體單元包含： 一字元線節點，耦接於該第三字元線； 一選擇閘極，耦接於該第三選擇閘極線； 一控制節點，耦接於該第三控制線； 一清除節點，耦接於該第三清除線； 一位元線節點，用以接收該第一記憶體分頁中一對應之第一記憶體單元之一位元線節點；及 一源極線節點，用以接收該第一記憶體分頁中該對應之第一記憶體單元之一源極線節點。
  6. 如請求項1所述之記憶體陣列，其中該第一記憶體分頁之K個第一記憶體單元之位元線節點係彼此相耦接，該第一記憶體分頁之該K個第一記憶體單元之源極線節點係彼此相耦接，且K為大於1之正整數。
  7. 如請求項1所述之記憶體陣列，其中該第一記憶體單元另包含： 一第一選擇電晶體，包含該源極線節點、一連接節點，及該選擇閘極； 一浮接閘極電晶體，包含一第一連接節點耦接於該第一選擇電晶體之該連接節點，一第二連接節點，及一浮接閘極耦接於該控制節點及該清除節點；及 一第二選擇電晶體，包含一連接節點耦接於該浮接閘極電晶體之該第二連接節點，該位元線節點，及該字元線節點。
  8. 如請求項1所述之記憶體陣列，其中： 該些第一記憶體單元之複數個控制節點係設置於一第一井，該些第一記憶體單元之複數個清除節點係至少設置於一第二井，及該些第一記憶體單元的一其餘部分係至少設置於該第一井及該第二井之間。
  9. 如請求項8所述之記憶體陣列，其中： 該些第一記憶體單元之該些清除節點係設置於該第二井及一第三井，及該些第一記憶體單元的該其餘部分係設置於該第一井與該第二井之間以及設置於該第一井與該第三井之間。
  10. 如請求項1所述之記憶體陣列，其中： 該些第一記憶體單元之複數個控制節點係設置於一第一井，該些第一記憶體單元有一部分係至少設置於一第二井，及該些第一記憶體單元之複數個清除節點係至少設置於該第一井及該第二井之間。
  11. 如請求項10所述之記憶體陣列，其中： 該些第一記憶體單元之該部分係設置於該第二井及一第三井，及該些第一記憶體單元之該些清除節點係設置於該第一井與該第二井之間以及設置於該第一井與該第三井之間。
  12. 一種記憶體陣列，包含： 一第一記憶體分頁，包含： 一第一字元線，用以接收一第一字元線訊號； 一第一選擇閘極線，用以接收一第一選擇閘極訊號； 一第一控制線，用以接收一第一控制線訊號； 一第一清除線，用以接收一第一清除線訊號；及 複數個第一記憶體單元，每一第一記憶體單元耦接於該第一字元線、該第一選擇閘極線、該第一控制線及該第一清除線，並用以接收一位元線訊號及一源極線訊號；及 一第二記憶體分頁，包含： 一第二控制線，用以接收一第二控制線訊號； 一第二清除線，用以接收一第二清除線訊號；及 複數個第二記憶體單元，每一第二記憶體單元耦接於該第一字元線、該第一選擇閘極線、該第二控制線及該第二清除線，並用以接收一位元線訊號及一源極線訊號。
  13. 如請求項12所述之記憶體陣列，其中： 在該些第一記憶體單元中一被選定之第一記憶體單元之一寫入操作期間，該被選定之第一記憶體單元所接收之一位元線訊號係相異於一未被選定之第一記憶體單元所接收之一位元線訊號，及該被選定之第一記憶體單元所接收之一源極線訊號係相異於一未被選定之第一記憶體單元所接收之一源極線訊號。
  14. 如請求項12所述之記憶體陣列，另包含： 一第三記憶體分頁，包含： 一第三字元線，用以接收一第三字元線訊號； 一第三選擇閘極線，用以接收一第三選擇閘極訊號； 一第三控制線，用以接收一第三控制線訊號； 一第三清除線，用以接收一第三清除線訊號；及 複數個第三記憶體單元，每一第三記憶體單元耦接於該第三字元線、該第三選擇閘極線、該第三控制線、該第三清除線、該第一記憶體分頁中一對應之記憶體單元之一位元線節點及該第一記憶體分頁中該對應之記憶體單元之一源極線節點。
  15. 一種記憶體陣列，包含： 一第一記憶體分頁，包含： 一第一字元線，用以接收一第一字元線訊號； 一第一選擇閘極線，用以接收一第一選擇閘極訊號； 一第一控制線，用以接收一第一控制線訊號； 一第一清除線，用以接收一第一清除線訊號；及 複數個第一記憶體單元，每一第一記憶體單元耦接於該第一字元線、該第一選擇閘極線、該第一控制線及該第一清除線，並用以接收一位元線訊號及一源極線訊號；及 一第二記憶體分頁，包含： 一第二字元線，用以接收一第二字元線訊號； 一第二選擇閘極線，用以接收一第二選擇閘極訊號； 一第二控制線，用以接收一第二控制線訊號； 一第二清除線，用以接收一第二清除線訊號；及 複數個第二記憶體單元，每一第二記憶體單元耦接於該第二字元線、該第二選擇閘極線、該第二控制線、該第二清除線、該第一記憶體分頁中一對應之記憶體單元之一位元線節點及該第一記憶體分頁中該對應之記憶體單元之一源極線節點。
TW105101320A 2014-10-14 2016-01-18 記憶體陣列 TWI559140B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462063410P 2014-10-14 2014-10-14
US14/881,177 US9466392B2 (en) 2014-10-14 2015-10-13 Memory array with memory cells arranged in pages

Publications (2)

Publication Number Publication Date
TWI559140B TWI559140B (zh) 2016-11-21
TW201714089A true TW201714089A (zh) 2017-04-16

Family

ID=54256665

Family Applications (4)

Application Number Title Priority Date Filing Date
TW104130057A TWI605547B (zh) 2014-10-14 2015-09-11 非揮發性記憶體
TW104130070A TWI575715B (zh) 2014-10-14 2015-09-11 一次可程式非揮發性記憶體
TW104133424A TWI569145B (zh) 2014-10-14 2015-10-12 記憶體單元及記憶體陣列
TW105101320A TWI559140B (zh) 2014-10-14 2016-01-18 記憶體陣列

Family Applications Before (3)

Application Number Title Priority Date Filing Date
TW104130057A TWI605547B (zh) 2014-10-14 2015-09-11 非揮發性記憶體
TW104130070A TWI575715B (zh) 2014-10-14 2015-09-11 一次可程式非揮發性記憶體
TW104133424A TWI569145B (zh) 2014-10-14 2015-10-12 記憶體單元及記憶體陣列

Country Status (5)

Country Link
US (4) US9362001B2 (zh)
EP (2) EP3018657B1 (zh)
JP (2) JP6141923B2 (zh)
CN (4) CN105514112A (zh)
TW (4) TWI605547B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI588992B (zh) * 2015-01-13 2017-06-21 Xinnova Tech Ltd Non-volatile memory components and methods of making the same
TWI606551B (zh) * 2015-02-16 2017-11-21 Xinnova Tech Ltd Non-volatile memory device method
TWI578325B (zh) * 2015-08-18 2017-04-11 力旺電子股份有限公司 反熔絲型一次編程的記憶胞及其相關的陣列結構
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
JP6200983B2 (ja) * 2016-01-25 2017-09-20 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
JP6608312B2 (ja) * 2016-03-08 2019-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9773792B1 (en) * 2016-03-25 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. One-time programming cell
EP3282450B1 (en) * 2016-08-11 2020-04-08 eMemory Technology Inc. Memory system with small size antifuse circuit capable of boosting voltage
JP6545649B2 (ja) * 2016-09-16 2019-07-17 東芝メモリ株式会社 メモリデバイス
US10283511B2 (en) * 2016-10-12 2019-05-07 Ememory Technology Inc. Non-volatile memory
TWI588943B (zh) * 2016-10-19 2017-06-21 力旺電子股份有限公司 非揮發性記憶體
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
US10276239B2 (en) * 2017-04-27 2019-04-30 Ememory Technology Inc. Memory cell and associated array structure
US10090309B1 (en) 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
CN109256170B (zh) * 2017-07-12 2020-09-15 联华电子股份有限公司 存储单元及存储阵列
JP7052611B2 (ja) * 2018-07-13 2022-04-12 株式会社ダイフク 物品仕分け設備
US10685727B2 (en) 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
US10847236B2 (en) * 2018-10-17 2020-11-24 Ememory Technology Inc. Memory cell with a sensing control circuit
US10991430B2 (en) * 2018-12-19 2021-04-27 Ememory Technology Inc. Non-volatile memory cell compliant to a near memory computation system
CN111933193B (zh) 2019-05-13 2022-08-02 力旺电子股份有限公司 非易失性存储器及其相关存储器区块
US11424257B2 (en) * 2019-10-15 2022-08-23 Ememory Technology Inc. Method for manufacturing semiconductor structure and capable of controlling thicknesses of oxide layers
US11074985B1 (en) 2020-02-25 2021-07-27 HeFeChip Corporation Limited One-time programmable memory device and method for operating the same
US11152381B1 (en) 2020-04-13 2021-10-19 HeFeChip Corporation Limited MOS transistor having lower gate-to-source/drain breakdown voltage and one-time programmable memory device using the same
US11114140B1 (en) * 2020-04-23 2021-09-07 HeFeChip Corporation Limited One time programmable (OTP) bits for physically unclonable functions
US11437082B2 (en) * 2020-05-17 2022-09-06 HeFeChip Corporation Limited Physically unclonable function circuit having lower gate-to-source/drain breakdown voltage
US11653496B2 (en) * 2020-09-25 2023-05-16 Intel Corporation Asymmetric junctions of high voltage transistor in NAND flash memory
CN117854565A (zh) * 2022-09-29 2024-04-09 长鑫存储技术有限公司 反熔丝电路、结构、阵列、编程方法及存储器
CN116566373B (zh) * 2023-07-10 2023-09-12 中国电子科技集团公司第五十八研究所 一种高可靠抗辐射反熔丝开关单元结构

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313420A (en) 1987-04-24 1994-05-17 Kabushiki Kaisha Toshiba Programmable semiconductor memory
US6345000B1 (en) * 1997-04-16 2002-02-05 Sandisk Corporation Flash memory permitting simultaneous read/write and erase operations in a single memory array
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
TW350955B (en) * 1997-12-19 1999-01-21 Macronix Int Co Ltd Apparatus and method of etching simulation grounding EPROM array unit without interfering adjacent units
EP0936629B1 (de) * 1998-02-12 2006-09-13 Infineon Technologies AG EEPROM und Verfahren zur Ansteuerung eines EEPROM
US6157568A (en) 1998-12-23 2000-12-05 Vantis Corporation Avalanche programmed floating gate memory cell structure with program element in first polysilicon layer
JP4530464B2 (ja) 2000-03-09 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路
AU8835101A (en) * 2000-08-22 2002-03-04 Orthodyne Inc Intramedullary canal diameter reducer background of the invention
TW447072B (en) * 2000-10-09 2001-07-21 Vanguard Int Semiconduct Corp Manufacturing method for the capacitor of semiconductor integrated circuit
US6628550B1 (en) * 2002-06-14 2003-09-30 Powerchip Semiconductor Corp. Structure, fabrication and operation method of flash memory device
US6819594B2 (en) * 2003-01-06 2004-11-16 Ememory Technology Inc. Electrically erasable programmable logic device
KR100500579B1 (ko) * 2003-06-28 2005-07-12 한국과학기술원 씨모스 게이트 산화물 안티퓨즈를 이용한 3-트랜지스터한번 프로그램 가능한 롬
US6992929B2 (en) * 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
US7102951B2 (en) * 2004-11-01 2006-09-05 Intel Corporation OTP antifuse cell and cell array
US20060203591A1 (en) * 2005-03-11 2006-09-14 Lee Dong K One time programmable read-only memory comprised of fuse and two selection transistors
US7263001B2 (en) 2005-03-17 2007-08-28 Impinj, Inc. Compact non-volatile memory cell and array system
US7232711B2 (en) * 2005-05-24 2007-06-19 International Business Machines Corporation Method and structure to prevent circuit network charging during fabrication of integrated circuits
US7253496B2 (en) * 2005-06-28 2007-08-07 Cypress Semiconductor Corporation Antifuse circuit with current regulator for controlling programming current
TWI269411B (en) * 2005-08-08 2006-12-21 Powerchip Semiconductor Corp Fabricating method of flash memory
US7239558B1 (en) 2005-09-26 2007-07-03 National Semiconductor Corporation Method of hot electron injection programming of a non-volatile memory (NVM) cell array in a single cycle
US7326994B2 (en) 2005-10-12 2008-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible non-volatile memory cell
US7173851B1 (en) 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
US7671401B2 (en) * 2005-10-28 2010-03-02 Mosys, Inc. Non-volatile memory in CMOS logic process
US7951669B2 (en) * 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
JP5082334B2 (ja) * 2006-08-18 2012-11-28 富士通セミコンダクター株式会社 電気ヒューズ回路、メモリ装置及び電子部品
JP4818024B2 (ja) * 2006-08-23 2011-11-16 株式会社東芝 半導体記憶装置
US7593248B2 (en) 2006-11-16 2009-09-22 Aptina Imaging Corporation Method, apparatus and system providing a one-time programmable memory device
JP4921986B2 (ja) 2007-01-09 2012-04-25 株式会社東芝 不揮発性半導体記憶装置
US7663916B2 (en) * 2007-04-16 2010-02-16 Taiwan Semicondcutor Manufacturing Company, Ltd. Logic compatible arrays and operations
US20090040006A1 (en) * 2007-08-08 2009-02-12 International Business Machines Corporation Electrical fuse with enhanced programming current divergence
KR101219437B1 (ko) * 2007-09-03 2013-01-11 삼성전자주식회사 전기적 퓨즈 소자
JP5265898B2 (ja) 2007-09-25 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
US7968926B2 (en) * 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
US20090235040A1 (en) 2008-03-14 2009-09-17 Chilumula Ajaya K Programmble memory appratus, systems, and methods
JP5261003B2 (ja) * 2008-03-31 2013-08-14 ローム株式会社 半導体記憶装置
FR2929751A1 (fr) * 2008-04-08 2009-10-09 St Microelectronics Sa Procede de programmation d'un dispositif de memoire du type programmable une fois et circuit integre incorporant un tel dispositif de memoire
US20090279361A1 (en) * 2008-05-06 2009-11-12 Atmel Corporation Addressable Memory Array
US8563425B2 (en) * 2009-06-01 2013-10-22 Advanced Micro Devices Selective local interconnect to gate in a self aligned local interconnect process
US20110074538A1 (en) * 2009-09-25 2011-03-31 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
JP5302157B2 (ja) * 2009-10-05 2013-10-02 ルネサスエレクトロニクス株式会社 ワンタイム・プログラマブルセル回路及びこれを備える半導体集積回路
US8227890B2 (en) * 2009-12-18 2012-07-24 United Microelectronics Corporation Method of forming an electrical fuse and a metal gate transistor and the related electrical fuse
US8284600B1 (en) 2010-02-08 2012-10-09 National Semiconductor Corporation 5-transistor non-volatile memory cell
US8259518B2 (en) * 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
US9042174B2 (en) * 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8331126B2 (en) 2010-06-28 2012-12-11 Qualcomm Incorporated Non-volatile memory with split write and read bitlines
CN102339644B (zh) * 2011-07-27 2014-12-24 聚辰半导体(上海)有限公司 存储器及其操作方法
US8923049B2 (en) * 2011-09-09 2014-12-30 Aplus Flash Technology, Inc 1T1b and 2T2b flash-based, data-oriented EEPROM design
US8724364B2 (en) 2011-09-14 2014-05-13 Semiconductor Components Industries, Llc Electronic device including a nonvolatile memory structure having an antifuse component and a process of using the same
US8530283B2 (en) 2011-09-14 2013-09-10 Semiconductor Components Industries, Llc Process for forming an electronic device including a nonvolatile memory structure having an antifuse component
WO2013081991A1 (en) 2011-12-02 2013-06-06 Board Of Trustees Of Michigan State University Temperature compensation method for high-density floating-gate memory
KR20130098643A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템
US8902641B2 (en) * 2012-04-10 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Adjusting reference resistances in determining MRAM resistance states
JP2013246853A (ja) * 2012-05-28 2013-12-09 Ememory Technology Inc 漏洩電流を低減させるための不揮発性メモリ装置のプログラム禁止方法
TWI485811B (zh) * 2012-07-18 2015-05-21 Maxchip Electronics Corp 半導體結構的製造方法
KR20140046854A (ko) 2012-10-11 2014-04-21 삼성전자주식회사 Ｏｔｐ 셀 어레이를 구비하는 반도체 메모리 장치
US20140293673A1 (en) * 2013-03-28 2014-10-02 Ememory Technology Inc. Nonvolatile memory cell structure and method for programming and reading the same
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response

Also Published As

Publication number Publication date
TWI569145B (zh) 2017-02-01
JP2017076450A (ja) 2017-04-20
US9508447B2 (en) 2016-11-29
CN105513643A (zh) 2016-04-20
EP3018657B1 (en) 2020-11-25
TW201614505A (en) 2016-04-16
JP2016081554A (ja) 2016-05-16
EP3157013A1 (en) 2017-04-19
CN106571161A (zh) 2017-04-19
US20160104537A1 (en) 2016-04-14
CN106571161B (zh) 2020-04-03
EP3018657A1 (en) 2016-05-11
CN105514111A (zh) 2016-04-20
US9362001B2 (en) 2016-06-07
US20160104712A1 (en) 2016-04-14
TWI575715B (zh) 2017-03-21
JP6072196B1 (ja) 2017-02-01
US20160104711A1 (en) 2016-04-14
TW201614812A (en) 2016-04-16
CN105513643B (zh) 2019-10-18
TW201614773A (en) 2016-04-16
TWI605547B (zh) 2017-11-11
TWI559140B (zh) 2016-11-21
CN105514112A (zh) 2016-04-20
JP6141923B2 (ja) 2017-06-07
EP3157013B1 (en) 2020-04-22
US20160104542A1 (en) 2016-04-14
US9466392B2 (en) 2016-10-11
CN105514111B (zh) 2018-11-09

Similar Documents

Publication Publication Date Title
TWI559140B (zh) 記憶體陣列
CN106981309B (zh) 存储阵列
JP4381278B2 (ja) 不揮発性半導体記憶装置の制御方法
JP2007102977A (ja) 半導体記憶装置
JP2011023661A (ja) 半導体記憶装置
US20130176786A1 (en) 2-transistor flash memory and programming method of 2-transistor flash memory
US20150235689A1 (en) Semiconductor memory device and control method thereof
US20070091682A1 (en) Byte-Erasable Nonvolatile Memory Devices
US20180090501A1 (en) Semiconductor device
US20150194217A1 (en) Method of controlling memory array
JP6208272B2 (ja) 電圧伝達デバイスを有するメモリユニット
JP2015060602A (ja) 不揮発性半導体記憶装置
US20160267994A1 (en) Semiconductor memory device
JP4939804B2 (ja) 不揮発性半導体記憶装置
JP2011146103A (ja) 半導体記憶装置
US8300469B2 (en) Cost saving electrically-erasable-programmable read-only memory (EEPROM) array
JP2009245527A (ja) 半導体記憶装置
JP2005078685A (ja) 不揮発性半導体記憶装置及びその制御方法
JP2007257739A (ja) 不揮発性半導体記憶装置
JP5101401B2 (ja) 半導体記憶装置
JP2008034497A (ja) 半導体装置
CN107180651B (zh) 存储元件及存储器阵列
JP2827607B2 (ja) 半導体記憶装置
TW201545281A (zh) 非揮發性記憶體單元
JP2012185893A (ja) 不揮発性半導体記憶装置