JP2016081554A - 低電圧状態下で動作可能なメモリセル - Google Patents
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Abstract
Description
本非仮出願は、2014年10月14日に出願された米国仮出願US 62/063,410の優先権を主張する。当該米国仮出願は、その全体について参照により本明細書に含まれる。
Claims (24)
- 第一端子、ビット線プログラム信号を受信するように構成された第二端子及びワード線プログラム信号を受信するように構成された制御端子を有するプログラミング選択トランジスタ、
第一端子、前記プログラミング選択トランジスタの前記第一端子に結合する第二端子及び追従制御信号を受信するように構成された制御端子を有する追従ゲートトランジスタ、
アンチヒューズ制御信号を受信するように構成された第一端子及び前記追従ゲートトランジスタの前記第一端子に結合する第二端子を有する、アンチヒューズ素子、及び
前記追従ゲートトランジスタの前記第二端子に結合し、当該メモリセルの読み動作中にビット線読み信号及び選択信号に応じて読み電流を形成するように構成された読み出し回路、
を有する、メモリセル。 - 当該メモリセルの読み動作中に、前記ビット線プログラム信号は第一の電圧であり、前記ワード線プログラム信号は第二の電圧から前記第一の電圧に変化し、前記追従制御信号は前記第二の電圧であり、前記アンチヒューズ制御信号は前記第二の電圧であり、前記ビット線読み信号は前記第二の電圧であり、前記選択信号は前記第一の電圧であり、前記第二の電圧は前記第一の電圧よりも高い、請求項1に記載のメモリセル。
- 前記読み出し回路は、前記ビット線読み信号を受信するように構成された第一端子、前記選択信号を受信するように構成された第二端子及び前記追従ゲートトランジスタの前記第二端子に結合する制御端子を有する、読み出しトランジスタ、を有する、請求項1に記載のメモリセル。
- 当該メモリセルのプログラミング動作中に、前記ビット線プログラム信号は第一の電圧であり、前記ワード線プログラム信号は第二の電圧であり、前記追従制御信号は前記第二の電圧と第三の電圧との間の電圧レベルであり、前記アンチヒューズ制御信号は前記第三の電圧であり、前記第三の電圧は前記第二の電圧よりも高い、請求項1に記載のメモリセル。
- 前記読み出し回路は、
第一端子、前記選択信号を受信するように構成された第二端子及び前記追従ゲートトランジスタの前記第二端子に結合する制御端子を有する読み出しトランジスタ、及び
前記ビット線読み信号を受信するように構成された第一端子、前記読み出しトランジスタの前記第一端子に結合する第二端子及びワード線読み信号を受信するように構成された制御端子を有する読み出し選択トランジスタ、
を有し、
当該メモリセルの読み動作中に、前記ワード線読み信号は第二の電圧である、
請求項1に記載のメモリセル。 - 当該メモリセルのプログラミング動作中に、前記ビット線プログラム信号は第一の電圧であり、前記ワード線プログラム信号は前記第二の電圧であり、前記追従制御信号は前記第二の電圧と第三の電圧との間の電圧レベルであり、前記ワード線読み信号は第一の電圧であり、前記第三の電圧は前記第二の電圧よりも高い、請求項5に記載のメモリセル。
- 前記アンチヒューズ素子はバラクタである、請求項1に記載のメモリセル。
- 前記バラクタは金属酸化物半導体トランジスタであり、前記金属酸化物半導体トランジスタは、前記金属酸化物半導体トランジスタのソースと前記金属酸化物半導体トランジスタのドレインとの間に形成されたソース/ドレイン延長領域を有し、前記ソース/ドレイン延長領域は、前記金属酸化物半導体トランジスタのソース及びドレインを短絡させる、請求項7に記載のメモリセル。
- 前記追従ゲートトランジスタの前記第二端子に結合する第一端子及び前記選択信号を受信するように構成された第二端子を有するバッファバラクタを更に有する、請求項1に記載のメモリセル。
- 前記追従ゲートトランジスタは、ネイティブなデバイス、短チャネルデバイス又はバラクタによって実装される、請求項1に記載のメモリセル。
- 第一のメモリセルであって、
第一端子、第一のビット線プログラム信号を受信するように構成された第二端子及び第一のワード線プログラム信号を受信するように構成された制御端子を有する第一のプログラミング選択トランジスタ、
第一端子、前記第一のプログラミング選択トランジスタの前記第一端子に結合する第二端子及び第一の追従制御信号を受信するように構成された制御端子を有する第一の追従ゲートトランジスタ、
第一のアンチヒューズ制御信号を受信するように構成された第一端子及び前記第一の追従ゲートトランジスタの前記第一端子に結合する第二端子を有する、第一のアンチヒューズ素子、及び
前記第一の追従ゲートトランジスタの前記第二端子に結合し、当該第一のメモリセルの読み動作中に第一のビット線読み信号及び第一の選択信号に応じて第一の読み電流を形成するように構成された第一の読み出し回路、
を有する、第一のメモリセル、並びに、
第二のメモリセルであって、
第一端子、第二のビット線プログラム信号を受信するように構成された第二端子及び前記第一のプログラミング選択トランジスタの前記制御端子に結合する制御端子を有する第二のプログラミング選択トランジスタ、
第一端子、前記第二のプログラミング選択トランジスタの前記第一端子に結合する第二端子及び前記第一の追従ゲートトランジスタの前記制御端子に結合する制御端子を有する第二の追従ゲートトランジスタ、
前記第一のアンチヒューズ素子の前記第一端子に結合する第一端子及び前記第二の追従ゲートトランジスタの前記第一端子に結合する第二端子を有する、第二のアンチヒューズ素子、及び
前記第二の追従ゲートトランジスタの前記第二端子に結合し、当該第二のメモリセルの読み動作中に第二のビット線読み信号及び第二の選択信号に応じて第二の読み電流を形成するように構成された第二の読み出し回路、
を有する、第二のメモリセル、
を有する、メモリアレイ。 - 前記第一の読み出し回路は、前記第一のビット線読み信号を受信するように構成された第一端子、前記第一の選択信号を受信するように構成された第二端子及び前記第一の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する、第一の読み出しトランジスタ、を有し、
前記第二の読み出し回路は、前記第二のビット線読み信号を受信するように構成された第一端子、前記第二の選択信号を受信するように構成された第二端子及び前記第二の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する、第二の読み出しトランジスタ、を有する、
請求項11に記載のメモリアレイ。 - 第三のメモリセルを更に有し、前記第三のメモリセルは、
第一端子、前記第一のプログラミング選択トランジスタの前記第二端子に結合する第二端子及び第二のワード線プログラム信号を受信するように構成された制御端子を有する第三のプログラミング選択トランジスタ、
第一端子、前記第三のプログラミング選択トランジスタの前記第一端子に結合する第二端子及び第二の追従制御信号を受信するように構成された制御端子を有する第三の追従ゲートトランジスタ、
第二のアンチヒューズ制御信号を受信するように構成された第一端子及び前記第三の追従ゲートトランジスタの前記第一端子に結合する第二端子を有する、第三のアンチヒューズ素子、及び
前記第一の読み出しトランジスタの前記第一端子に結合する第一端子、前記第一の読み出しトランジスタの前記第二端子に結合する第二端子及び前記第三の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する第三の読み出しトランジスタを有する、第三の読み出し回路、
を有する、
請求項12に記載のメモリアレイ。 - 前記第一のメモリセルの読み動作中に、前記第一のビット線プログラム信号は第一の電圧であり、前記第一のワード線プログラム信号は第二の電圧から前記第一の電圧に変化し、前記第一の追従制御信号は前記第二の電圧であり、前記第一のアンチヒューズ制御信号は前記第二の電圧であり、前記第一のビット線読み信号は前記第二の電圧であり、前記第一の選択信号は前記第一の電圧であり、前記第二のビット線プログラム信号は前記第一の電圧であり、前記第二のビット線読み信号は前記第一の電圧であり、前記第二の選択信号は前記第一の電圧であり、前記第二の電圧は前記第一の電圧よりも高い、請求項13に記載のメモリアレイ。
- 前記第一のメモリセルのプログラミング動作中に、前記第一のビット線プログラム信号は前記第一の電圧であり、前記第一のワード線プログラム信号は前記第二の電圧であり、前記第一の追従制御信号は前記第二の電圧と第三の電圧との間の電圧レベルであり、前記第一のアンチヒューズ制御信号は前記第三の電圧であり、前記第二のビット線プログラム信号は前記第二の電圧であり、前記第三の電圧は前記第二の電圧よりも高い、請求項14に記載のメモリアレイ。
- 前記第一のメモリセルのプログラミング動作中に、前記第二のワード線プログラム信号は第一の電圧であり、前記第二の追従制御信号は第二の電圧と第三の電圧との間の電圧レベルであり、前記第二のアンチヒューズ制御信号は前記第一の電圧である、請求項15に記載のメモリアレイ。
- 前記第一のメモリセルの読み動作中に、前記第二のワード線プログラム信号は第一の電圧であり、第二の追従制御信号は前記第二の電圧であり、前記第二のアンチヒューズ制御信号は前記第一の電圧である、請求項14に記載のメモリアレイ。
- 前記第一の読み出し回路は、
第一端子、前記第一の選択信号を受信するように構成された第二端子及び前記第一の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する第一の読み出しトランジスタ、及び
前記第一のビット線読み信号を受信するように構成された第一端子、前記第一の読み出しトランジスタの前記第一端子に結合する第二端子及び第一のワード線読み信号を受信するように構成された制御端子を有する第一の読み出し選択トランジスタ、
を有し、
前記第二の読み出し回路は、
第一端子、前記第二の選択信号を受信するように構成された第二端子及び前記第二の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する第二の読み出しトランジスタ、及び
前記第二のビット線読み信号を受信するように構成された第一端子、前記第二の読み出しトランジスタの前記第一端子に結合する第二端子及び前記第一のワード線読み信号を受信するように構成された制御端子を有する第二の読み出し選択トランジスタ、
を有する、
請求項11に記載のメモリアレイ。 - 第三のメモリセルを更に有し、前記第三のメモリセルは、
第一端子、前記第一のプログラミング選択トランジスタの前記第二端子に結合する第二端子及び第二のワード線プログラム信号を受信するように構成された制御端子を有する第三のプログラミング選択トランジスタ、
第一端子、前記第三のプログラミング選択トランジスタの前記第一端子に結合する第二端子及び第二の追従制御信号を受信するように構成された制御端子を有する第三の追従ゲートトランジスタ、
前記第一のアンチヒューズ素子の前記第一端子に結合する第一端子及び前記第三の追従ゲートトランジスタの前記第一端子に結合する第二端子を有する、第三のアンチヒューズ素子、並びに
第三の読み出し回路
を有し、
前記第三の読み出し回路は、
第一端子、前記第一の読み出しトランジスタの前記第二端子に結合する第二端子及び前記第三の追従ゲートトランジスタの前記第二端子に結合する制御端子を有する、第三の読み出しトランジスタ、及び
前記第一の読み出し選択トランジスタの前記第一端子に結合する第一端子、前記第三の読み出しトランジスタの前記第一端子に結合する第二端子及び第二のワード線読み信号を受信するように構成された制御端子を有する、第三の読み出し選択トランジスタ、
を有する、
請求項18に記載のメモリアレイ。 - 前記第一のメモリセルの読み動作中に、前記第一のビット線プログラム信号は第一の電圧であり、前記第一のワード線プログラム信号は第二の電圧から前記第一の電圧に変化し、前記第一の追従制御信号は前記第二の電圧であり、前記第一のアンチヒューズ制御信号は前記第二の電圧であり、前記第一のビット線読み信号は前記第二の電圧であり、前記第一のワード線読み信号は前記第二の電圧であり、前記第一の選択信号は前記第一の電圧であり、前記第二のビット線プログラム信号は前記第一の電圧であり、前記第二のビット線読み信号は前記第一の電圧であり、前記第二の選択信号は前記第一の電圧であり、前記第二のワード線プログラム信号は前記第一の電圧であり、前記第二の追従制御信号は前記第二の電圧であり、前記第二のワード線読み信号は前記第一の電圧であり、前記第二の電圧は前記第一の電圧よりも高い、請求項19に記載のメモリアレイ。
- 前記第一のメモリセルのプログラミング動作中に、前記第一のビット線プログラム信号は第一の電圧であり、前記第一のワード線プログラム信号は前記第二の電圧であり、前記第一の追従制御信号は前記第二の電圧と第三の電圧との間の電圧レベルであり、前記第一のアンチヒューズ制御信号は前記第三の電圧であり、前記第二のビット線プログラム信号は前記第二の電圧であり、前記第二のワード線プログラム信号は前記第一の電圧であり、前記第二の追従制御信号は前記第二の電圧と前記第三の電圧との間の電圧レベルであり、前記第三の電圧は前記第二の電圧よりも高い、請求項20に記載のメモリアレイ。
- 前記第一のアンチヒューズ素子、前記第二のアンチヒューズ素子及び第三のアンチヒューズ素子のそれぞれは金属酸化物半導体トランジスタであり、前記金属酸化物半導体トランジスタは、前記金属酸化物半導体トランジスタのソースと前記金属酸化物半導体トランジスタのドレインとの間に形成されたソース/ドレイン延長領域を有し、前記ソース/ドレイン延長領域は、前記金属酸化物半導体トランジスタのソース及びドレインを短絡させる、請求項11に記載のメモリアレイ。
- 前記第一のメモリセルは、前記第一の追従ゲートトランジスタの前記第二端子に結合する第一端子及び前記第一の選択信号を受信するように構成された第二端子を有するバッファバラクタを更に有する、請求項11に記載のメモリアレイ。
- 前記第一の追従ゲートトランジスタ、前記第二の追従ゲートトランジスタ及び第三の追従ゲートトランジスタのそれぞれは、ネイティブなデバイス、短チャネルデバイス又はバラクタによって実装される、請求項11に記載のメモリセル。
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