TWI559140B - 記憶體陣列 - Google Patents
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Description
本發明是有關於一種非揮發性記憶體陣列,特別是一種將記憶體單元分頁設置的非揮發性記憶體陣列。
電子式可複寫非揮發性記憶體是一種可在沒有電源的情況下,保存所儲存之資訊的記憶體,並且可在記憶體上件後由其他程式複寫。由於非揮發性記憶體所能應用的範圍相當廣泛,因此將非揮發性記憶體與主要電路嵌入在同一塊晶片的做法也成為一種趨勢,特別是像個人電子裝置這種對於電路面積有嚴格限制的應用中。
非揮發性記憶體單元可包含二或三個電晶體,亦即一個用以保存資料的記憶電晶體,以及一或二個用以選取記憶電晶體(或稱記憶體位元)的選擇電晶體。此外,記憶體位元可設置於相異的分頁中,亦即設置於相異的字元中,以便使用者能彈性地存取記憶體。在這種情況下,非揮發性記憶體可包含兩個選擇電晶體以完成較複雜的操作。
一般來說,記憶電晶體具有浮接閘極。浮接閘極可以在記憶體單元的寫入操作期間捕捉電子。而當欲清除記憶體單元中的資料時,記憶體單元可產生福勒諾(Fowler Nordheim)隧道電流,以釋放浮接閘極中所保存的電子並使其經由浮接閘極下方的通道流出。
然而,在對設置於相異分頁的記憶體單元進行操作時,往往需透過相異的訊號線來傳送較為複雜的操作訊號,而限制了非揮發性記憶體的操作,同時也增加了可觀的電路面積以容納複雜的繞線。
本發明之一實施例提供一種記憶體陣列,記憶體陣列包含第一記憶體分頁。第一記憶體分頁包含第一字元線、第一選擇閘極線、第一控制線、第一清除線及複數個第一記憶體單元。第一字元線可接收第一字元線訊號,第一選擇閘極線可接收第一選擇閘極訊號,第一控制線可接收第一控制線訊號,而第一清除線可接收第一清除線訊號。每一第一記憶體單元包含字元線節點、選擇閘極、控制節點、清除節點、位元線節點及源極線節點。字元線節點耦接於第一字元線。選擇閘極耦接於第一選擇閘極線。控制節點耦接於第一控制線。清除節點耦接於第一清除線。位元線節點可接收位元線訊號,而源極線節點可接收源極線訊號。
複數個第一記憶體單元之複數個位元線節點可接收相異之位元線訊號,複數個第一記憶體單元之複數個源極線節點可接收相異之源極線訊號。在複數個第一記憶體單元中被選定之第一記憶體單元之寫入操作期間,被選定之第一記憶體單元所接收之位元線訊號係相異於未被選定之第一記憶體單元所接收之位元線訊號,且被選定之第一記憶體單元所接收之源極線訊號係相異於未被選定之第一記憶體單元所接收之源極線訊號。
本發明之一實施例提供一種記憶體陣列,記憶體陣列包含第一記憶體分頁及第二記憶體分頁。第一記憶體分頁包含第一字元線、第一選擇閘極線、第一控制線、第一清除線及複數個第一記憶體單元。第一字元線可接收第一字元線訊號,第一選擇閘極線可接收第一選擇閘極訊號,第一控制線可接收第一控制線訊號,而第一清除線可接收第一清除線訊號。每一第一記憶體單元耦接於第一字元線、第一選擇閘極線、第一控制線及第一清除線,並可接收位元線訊號及源極線訊線。
第二記憶體分頁包含第二控制線、第二清除線及複數個第二記憶體單元。第二控制線可接收第二控制線訊號,第二清除線可接收第二清除線訊號。每一第二記憶體單元耦接於第一字元線、第一選擇閘極線、第二控制線及第二清除線,並用以接收位元線訊號及源極線訊號。
本發明之一實施例提供一種記憶體陣列,記憶體陣列包含第一記憶體分頁及第二記憶體分頁。第一記憶體分頁包含第一字元線、第一選擇閘極線、第一控制線、第一清除線及複數個第一記憶體單元。第一字元線可接收第一字元線訊號,第一選擇閘極線可接收第一選擇閘極訊號,第一控制線可接收第一控制線訊號,而第一清除線可接收第一清除線訊號。每一第一記憶體單元耦接於第一字元線、第一選擇閘極線、第一控制線及第一清除線,並可接收位元線訊號及源極線訊線。
第二記憶體分頁包含第二字元線、第二選擇閘極線、第二控制線、第二清除線及複數個第二記憶體單元。第二字元線可接收第二字元線訊號,第二選擇閘極線可接收第二選擇閘極訊號,第二控制線可接收第二控制線訊號,而第二清除線可接收第二清除線訊號。每一第二記憶體單元耦接於第二字元線、第二選擇閘極線、第二控制線、第二清除線、第一記憶體分頁中對應之記憶體單元之位元線節點及第一記憶體分頁中對應之記憶體單元之源極線節點。
第1圖為本發明一實施例之記憶體陣列100的示意圖。記憶體陣列100包含第一記憶體分頁MP1。第一記憶體分頁MP1包含第一字元線WL
1、第一選擇閘極線SG
1、第一控制線CL
1、第一清除線EL
1及N個第一記憶體單元M1C
1至M1C
N,其中N為正整數。
第一字元線WL
1可接收第一字元線訊號SWL
1,而第一選擇閘極線SG
1可接收第一選擇閘極訊號SG
1。第一控制線CL
1可接收第一控制線訊號SCL
1,而第一清除線EL
1可接收第一清除線訊號SEL
1。
每一第一記憶體單元M1C
1至M1C
N包含字元線節點、選擇閘極、控制節點、清除節點、位元線節點及源極線節點。第一記憶體單元M1C
1至M1C
N的字元線節點耦接於第一字元線WL
1,第一記憶體單元M1C
1至M1C
N的選擇閘極耦接於第一選擇閘極線SG
1,第一記憶體單元M1C
1至M1C
N的控制節點耦接於第一控制線CL
1,而第一記憶體單元M1C
1至M1C
N的清除節點則耦接於第一清除線EL
1。
第一記憶體單元M1C
1至M1C
N的位元線節點會經由相異的位元線BL
1至BL
N接收相異的位元線訊號。亦即,第一記憶體單元M1C
1至M1C
N的位元線節點可分別接收位元線訊號SBL
1至SBL
N。此外,第一記憶體單元M1C
1至M1C
N的源極線節點會經由相異的源極線SL
1至SL
N接收相異的源極線訊號。亦即,第一記憶體單元M1C
1至M1C
N的源極線節點可分別接收源極線訊號SSL
1至SSL
N。
第2圖為本發明一實施例之記憶體單元200的示意圖。記憶體單元200包含第一選擇電晶體T1、浮接閘極電晶體T2及第二選擇電晶體T3。
第一選擇電晶體T1的連接節點耦接至浮接閘極電晶體T2的第一連接節點,而浮接閘極電晶體T2的第二連接節點耦接至第二選擇電晶體T3的連接節點。
此外,當利用記憶體單元200作為第一記憶體分頁MP1之第一記憶體單元,例如為第一記憶體單元M1C
n時(n為不大於N的正整數),第一選擇電晶體T1的一節點可為第一記憶體單元M1C
n的源極線節點以接收源極線訊號SSL
n,第一選擇電晶體T1的閘極可為第一記憶體單元M1C
n的選擇閘極並耦接至第一選擇閘極線SG
1。浮接閘極電晶體T2的浮接閘極可耦接至第一記憶體單元M1C
n之控制節點CN並進一步耦接至第一控制線CL
1,同時亦可耦接至第一記憶體單元M1C
n之清除節點EN並進一步耦接至第一清除線EL
1。第二選擇電晶體T3的一節點可為第一記憶體單元M1C
n的位元線節點以接收位元線訊號SBL
n,而第二選擇電晶體T3的閘極可為第一記憶體單元M1C
n的字元線節點並耦接至第一字元線WL
1。
表1為第一記憶體單元M1C
1至M1C
N中,第一記憶體單元M1C
n在不同操作期間所接收的訊號電壓,n為介於1至N之間的正整數。在表1中,第一電壓VPP及第四電壓VEE可大於第二電壓VDD,且第二電壓VDD可大於第三電壓GND。第四電壓VEE與第一電壓VPP可為相近的電壓。第一電壓VPP可例如為5伏特至20伏特。第二電壓VDD可為一般用以輸出或輸入其他電路的輸入/輸出電壓,並可例如為0伏特至5伏特。第三電壓GND可為地電壓,即0伏特。
表 1
<TABLE border="1" borderColor="#000000" width="_0001"><TBODY><tr><td> </td><td> 控制線訊號 SCL<sub>1</sub></td><td> 清除線訊號 SEL<sub>1</sub></td><td> 源極線訊號 SSL<sub>n</sub></td><td> 選擇閘極訊號 SSG<sub>1</sub></td><td> 字元線訊號 SWL<sub>1</sub></td><td> 位元線訊號 SBL<sub>n</sub></td></tr><tr><td> 寫入操作 (被選定單元) </td><td> VPP </td><td> VEE </td><td> GND </td><td> VDD </td><td> VDD </td><td> GND </td></tr><tr><td> 禁止寫入操作 (未被選定單元) </td><td> VPP </td><td> VEE </td><td> VDD </td><td> VDD </td><td> VDD </td><td> VDD </td></tr><tr><td> 清除操作 </td><td> GND </td><td> VEE </td><td> GND </td><td> VDD </td><td> VDD </td><td> GND </td></tr></TBODY></TABLE>
在被選定之第一記憶體單元M1C
n的寫入操作期間,由記憶體單元M1C
n之位元線節點所接收之位元線訊號SBL
n可為第三電壓GND,而由記憶體單元M1C
n之源極線節點所接收之源極線訊號SSL
n可為第三電壓GND。此外,第一字元線訊號SWL
1可為第二電壓VDD,第一選擇閘極訊號SSG
1可為第二電壓VDD,第一控制線訊號SCL
1可為第一電壓VPP,而第一清除線訊號SEL
1可為第四電壓VEE。由於第一控制線訊號SCL
1及第一清除線訊號SEL
1可分別處於較高的電壓VPP及VEE,因此被選定之第一記憶體單元M1C
n的浮接閘極電晶體T2會產生福勒諾電子穿隧使得電子注入第一記憶體單元M1C
n,而第一記憶體單元M1C
n即可在被寫入的期間捕捉並保存電子。
在第一記憶體單元M1C
n的清除操作期間,除了第一控制線訊號SCL
1及第一清除線訊號SEL
1之外,其他的訊號電壓可與寫入操作期間所應用的電壓相同。在被選定之第一記憶體單元M1C
n的清除操作期間,第一控制線訊號SCL
1可為第三電壓GND,而第一清除線訊號SEL
1可為第四電壓VEE。因此原先儲存在第一記憶體單元M1C
n之浮接閘極中的電子會被彈出,而第一記憶體單元M1C
n即可被清除。第四電壓VEE可根據系統的需求,而與第一電壓VPP相同,或與第一電壓VPP相異。
然而,由於第一記憶體分頁MP1之第一記憶體單元M1C
1至M1C
N都會耦接至第一字元線WL
1、第一選擇閘極線SG
1、第一控制線CL
1及第一清除線EL
1,因此第一記憶體單元M1C
n所接收的位元線訊號SBL
n及源極線訊號SSL
n可用來確保當第一記憶體分頁MP1中第一記憶體單元M1C
n之外的其他的第一記憶體單元被選定進行寫入操作時,第一記憶體單元M1C
n會被禁止寫入。在被選定之第一記憶體單元的寫入操作期間,為確保未被選定之第一記憶體單元M1C
n為禁止寫入,被選定之第一記憶體單元所接收之位元線訊號與未被選定之第一記憶體單元M1C
n所接收到的位元線訊號SBL
n會處於相異的電壓,而被選定之第一記憶體單元所接收之源極線訊號與未被選定之第一記憶體單元M1C
n所接收到的源極線訊號SSL
n會處於相異的電壓。
舉例來說,當第一記憶體單元M1C
1被選定進行寫入操作時,亦即在被選定之第一記憶體單元M1C
1的寫入操作期間,第一記憶體單元M1C
n即為禁止寫入操作。此時,第一控制線訊號SCL
1可為第一電壓VPP,第一清除線訊號SEL
1可為第四電壓VEE,第一字元線訊號SWL
1可為第二電壓VDD,第一選擇閘極訊號SSG
1可為第二電壓VDD,第一記憶體單元M1C
1之位元線節點所接收到的位元線訊號SBL
1可為第三電壓GND,而第一記憶體單元M1C
1之源極線節點所接收到的源極線訊號SSL
1可為第三電壓GND,如此一來,被選定的第一記憶體單元M1C
1即可完成寫入操作。
然而,未被選定之第一記憶體單元M1C
n之位元線節點所接收到的位元線訊號SBL
n可為第二電壓VDD,而第一記憶體單元M1C
n之源極線節點所接收到的源極線訊號SSL
n可為第二電壓VDD。
由於位元線訊號SBL
n及源極線訊號SSL
n可與第一字元線訊號SWL
1及第一選擇閘極訊號SSG
1同為第二電壓VDD,因此第一記憶體單元M1C
n之選擇電晶體T1及T3會被導通,且第二電壓VDD會被傳送至第一記憶體單元M1C
n之浮接閘極電晶體T2的第一連接節點和第二連接節點,使得在第一記憶體分頁MP1之第一記憶體單元M1C
1的寫入操作期間,第一記憶體單元M1C
n會禁止寫入(因為浮接閘極電晶體T2的偏壓條件不足以產生福勒諾之寫入機制)。
在先前技術中,當一個記憶體分頁被選定時,被選定之記憶體分頁中的所有記憶體單元都會同時被寫入或同時被清除。也就是說,先前技術的記憶體陣列無法對同一記憶體分頁中的單一記憶體單元進行寫入操作。然而,根據記憶體陣列100,第一記憶體分頁MP1之記憶體單元M1C
1至M1C
N可透過共用的字元線WL
1、選擇閘極線SG
1、控制線CL
1及清除線EL
1,以及相異的位元線訊號及源極線訊號個別獨立操作。然而,在本發明的部分實施例中,當然也可根據系統的需要,同時操作第一記憶體分頁MP1之記憶體單元M1C
1至M1C
N。
因此,記憶體陣列100可透過共用訊號線的方式,有效率地完成較為彈性的操作。
除了記憶體單元200之外,第一記憶體單元M1C
1至M1C
N也可採用其他種類的記憶體單元,只要所使用的記憶體單元能夠根據與表1所示之控制訊號相似之控制訊號來正常操作即可。
第3圖為本發明一實施例之第一記憶體分頁MP1之佈局俯視圖。在第3圖中,第一記憶體分頁MP1包含第一記憶體單元M1C
1及M1C
2,而第一記憶體單元M1C
1及M1C
2可與記憶體單元200具有相同的結構。
在第3圖中,第一控制線CL
1可設置於第一井NW1中,而第一清除線EL
1可設置於第二井NW2中。第一井NW1及第二井NW2可為設置於P型基底P-sub的N型井。在部分實施例中,P型基底P-sub可耦接至第三電壓GND。第一記憶體單元M1C
1及M1C
2之控制節點CN
M1C1及CN
M1C2可設置於第一井NW1之第一控制線CL
1的上方,而第一記憶體單元M1C
1及M1C
2之清除節點EN
M1C1及EN
M1C2可設置於第二井NW2之第一清除線EL
1的上方。
在本發明的部分實施例中,第一控制線CL
1可形成於第一井NW1中的主動區AA
NW1,而控制節點CN
M1C1及CN
M1C2則可由第一井NW1之主動區AA
NW1上方的多晶矽層PLY1來形成。第一清除線EL
1亦可形成於第二井NW2中的主動區AA
NW2,而清除節點EN
M1C1及EN
M1C2則可由第二井NW2之主動區AA
NW2上方的多晶矽層PLY2來形成。在此情況下,第一控制線CL
1與控制節點CN
M1C1及CN
M1C2即可等效為電容來操作,而第一清除線EL
1與控制節點EN
M1C1及EN
M1C2亦可等效為電容來操作。控制線訊號SCL
1及清除線訊號SEL
1可直接分別施加於第一井NW1及第二井NW2,而控制線訊號SCL
1即可透過電容耦接至控制節點CN
M1C1及CN
M1C2,而清除線訊號SEL
1亦可透過電容耦接至清除節點EN
M1C1及EN
M1C2。
此外,在第3圖中,第一記憶體單元M1C
1及M1C
2的其餘部分則可沿X方向設置於第一井NW1及第二井NW2之間的主動區AA
M1C1及AA
M1C2。因此,第一記憶體單元M1C
1之浮接閘極FG
M1C1及第一記憶體單元M1C
2之浮接閘極FG
M1C2會跨越第一井NW1及第二井NW2以耦接控制節點CN
M1C1及CN
M1C2與清除節點EN
M1C1及EN
M1C2。
在本發明的部分實施例中,第一記憶體分頁MP1可包含更多沿X方向設置於第一井NW1及第二井NW2之間的第一記憶體單元。然而,受限於系統電路面積的限制,第一記憶體單元未必能夠全部沿X方向設置。因此在第3圖中,第一清除線EL
1還可設置於第三井NW3,第三井NW3亦為N型井。也就是說,清除線訊號SEL
1可同時直接施加至第二井NW2及第三井NW3。
在此情況下,第一記憶體單元M1C
3及M1C
4的控制節點CN
M1C3及CN
M1C4可設置於第一井NW1中第一控制線CL
1的上方,而第一記憶體單元M1C
3及M1C
4的清除節點EN
M1C3及EN
M1C4可設置於第三井NW3中第一清除線EL
1的上方。第一記憶體單元M1C
3及M1C
4的其餘部分則分別設置於第一井NW1及第三井NW3之間的主動區AA
M1C3及AA
M1C4中。因此第一記憶體單元M1C
3的浮接閘極FG
M1C3及第一記憶體單元M1C
4的浮接閘極FG
M1C4會跨越第一井NW1及第三井NW3。如此一來,第一記憶體單元M1C
1及M1C
3即可沿Y方向設置。此外,透過共用相同的第一井NW1,第一記憶體分頁MP1也可更加有效率地使用有限的電路面積。
當然,在本發明的部分實施例中,第一記憶體分頁MP1可沿X方向設置更多的第一記憶體單元M1C
5及M1C
6,或可沿Y方向設置更多的第一記憶體單元M1C
7及M1C
8。
此外,第一記憶體單元M1C
1至M1C
8的第一字元線節點,例如第一記憶體單元M1C
1至M1C
8之第二選擇電晶體的閘極,可經由金屬層或共用的多晶矽層耦接至相同的第一字元線WL
1,而第一記憶體單元M1C
1至M1C
8的第一選擇閘極則可經由金屬層或共用的多晶矽層耦接至第一選擇閘極線SG
1。
雖然第3圖中,第一控制線CL
1及第一清除線EL
1是設置於N型井中,然而第一控制線CL
1及第一清除線EL
1亦可設置於不同型的井中。第4圖為本發明另一實施例之第一記憶體分頁MP1之佈局俯視圖。在第4圖中,第一記憶體分頁MP1包含第一記憶體單元M1C
1至M1C
8,而第一記憶體單元M1C
1至M1C
8可與記憶體單元200具有相同的結構。
在第4圖中,第一控制線CL
1可設置於第一井PW1,而第一記憶體單元M1C
1、M1C
2、M1C
5、M1C
6的控制節點CN
M1C1、CN
M1C2、CN
M1C5及CN
M1C6則可設置於第一井PW1中第一控制線CL
1的上方。有部分之第一記憶體單元M1C
1、M1C
2、M1C
5、M1C
6可設置於第二井PW2,第一清除線EL
1可設置於第一井PW1及第二井PW2之間,而第一記憶體單元M1C
1、M1C
2、M1C
5、M1C
6的清除節點EN
M1C1、EN
M1C2、EN
M1C5及EN
M1C6則可設置於第一井PW1及第二井PW2之間的第一清除線EL
1上方。有部分之第一記憶體單元M1C
3、M1C
4、M1C
7、M1C
8可設置於第三井PW3,第一清除線EL
1還可設置於第一井PW1及第三井PW3之間,而第一記憶體單元M1C
3、M1C
4、M1C
7、M1C
8的清除節點EN
M1C3、EN
M1C4、EN
M1C7及EN
M1C8則可設置於第一井PW1及第三井PW3之間的第一清除線EL
1上方。第一井PW1、第二井PW2及第三井PW3可為設置於N型深井DNW中的P型井,而N型深井DNW則設置於P型基底P-sub中。
在此情況下,第一清除線EL
1可設置於第一井PW1及第二井PW2之間的主動區以及第一井PW1及第三井PW3之間的主動區。
此外,有些情況下,若單一第一記憶體單元所產生的讀取電流較小時,可能會拉長自第一記憶體分頁讀取資訊的時間。為解決讀取時間過長的問題,可使第一記憶體分頁MP1中的K個第一記憶體單元的位元線節點彼此相耦接,且這K個第一記憶體單元的源極線節點也彼此相耦接,其中K為大於1的正整數。
第5圖為本發明另一實施例之第一記憶體分頁MP1的布局俯視圖。在第5圖中,第一記憶體分頁MP1的布局與第3圖所示的布局相似,然而第一記憶體單元M1C
1及M1C
2的兩個位元線節點BN
M1C1及BN
M1C2會相耦接,而第一記憶體單元M1C
1及M1C
2的兩個源極線節點SN
M1C1及SN
M1C2也會相耦接。
在此情況下,第一記憶體單元M1C
1及M1C
2會同步地操作,也就是說,記憶體單元M1C
1及M1C
2會同時被寫入、清除或讀取,因此第一記憶體單元M1C
1及M1C
2所產生的讀取電流即可被加總共用以判別所儲存的資訊。由於加總後的讀取電流會大於單一的讀取電流,因此加總讀取電流能夠有助於縮短第一記憶體分頁MP1的讀取時間。
雖然在第5圖中,為減少外部的連線,第一記憶體單元M1C
1及M1C
2的兩個位元線節點BN
M1C1及BN
M1C2會透過第一記憶體分頁MP1內的金屬層相耦接,而第一記憶體單元M1C
1及M1C
2的兩個源極線節點SN
M1C1及SN
M1C2也會透過第一記憶體分頁MP1內的金屬層相耦接,然而在本發明的其他實施例中,第一記憶體單元M1C
1及M1C
2的兩個位元線節點BN
M1C1及BN
M1C2亦可自第一記憶體分頁MP1的外部接收相同的訊號,而第一記憶體單元M1C
1及M1C
2的兩個源極線節點SN
M1C1及SN
M1C2也可自第一記憶體分頁MP1的外部接收相同的訊號。
此外,在第1圖中,記憶體陣列100包含第一記憶體分頁MP1,然而在本發明的其他實施例中,記憶體陣列100可進一步包含更多的記憶體分頁以儲存更多的資訊。第6圖為本發明一實施例之記憶體陣列300的示意圖。記憶體陣列300包含第一記憶體分頁MP1及第二記憶體分頁MP2。
第二記憶體分頁MP2與第一記憶體分頁MP1具有相似的結構,然而兩者可接收相異的訊號。第二記憶體分頁MP2包含第二控制線CL
12、第二清除線EL
12及複數個第二記憶體單元M2C
1至M2C
N。
第二控制線CL
12可接收第二控制線訊號SCL
12,而第二清除線EL
12可接收第二清除線訊號SEL
12。
每一第二記憶體單元M2C
1至M2C
N包含字元線節點、選擇閘極、控制節點、清除節點、位元線節點及源極線節點。第二記憶體單元M2C
1至M2C
N的字元線節點會耦接至第一字元線WL
1,而第二記憶體單元M2C
1至M2C
N的選擇閘極會耦接至第一選擇閘極線SG
1。第二記憶體單元M2C
1至M2C
N的控制節點會耦接至第二控制線CL
12,第二記憶體單元M2C
1至M2C
N的清除節點會耦接至第二清除線EL
12。第二記憶體單元M2C
1至M2C
N的位元線節點會分別接收相異的位元線訊號SBL
11至SBL
1N,而第二記憶體單元M2C
1至M2C
N的源極線節點會分別接收相異的源極線訊號SSL
11至SSL
1N。
換言之,第一記憶體分頁MP1及第二記憶體分頁MP2會共用相同的字元線SWL
1及相同的選擇閘極線SSG
1。然而,因為第一記憶體分頁MP1及第二記憶體分頁MP2會分別耦接至相異的控制線CL
1及CL
12與相異的清除線EL
1及EL
12,因此第二記憶體分頁MP2中的第二記憶體單元M2C
1至M2C
N仍然可以根據表1中所示的訊號電壓正常操作。
舉例來說,在第二記憶體分頁MP2中被選定之第二記憶體單元M2C
n的寫入操作期間,第一字元線訊號SWL
1及第一選擇閘極訊號SSG
1可皆為第二電壓VDD,第二記憶體單元M2C
n所接收到的源極線訊號及位元線訊號可皆為第三電壓GND,而第二控制線訊號SCL
12及第二清除線訊號SEL
12可分別為第一電壓VPP及第四電壓VEE。如此一來,第二記憶體單元M2C
n即可完成寫入操作。然而,在第二記憶體分頁MP2之第二記憶體單元M2C
n的寫入操作期間,第一記憶體分頁MP1並未被選定,因此第一控制線訊號SCL
1及第一清除線訊號SEL
1可皆為第三電壓GND。如此一來,即便在第一字元線訊號SWL
1及第一選擇閘極訊號SSG
1皆為第二電壓VDD的情況下,未被選定的第一記憶體單元M1C
1至M1C
N也不會進行寫入操作。此外,在此情況下,第一記憶體單元M1C
1至M1C
N所接收到的位元線訊號SBL
1至SBL
N與源極線訊號SSL
1至SSL
N則可為第二電壓VDD或第三電壓GND。
相似地,當第二記憶體分頁MP2被選定進行清除操作而第一記憶體分頁MP1未被選定時,第一清除線訊號SEL
1可為第三電壓GND而第二清除線訊號SEL
12可為第四電壓VEE,因此在第二記憶體分頁MP2之第二記憶體單元進行清除操作的期間,即可避免未被選定之第一記憶體單元M1C
1至M1C
N被清除。
因此,記憶體陣列300能夠透過共用訊號線的方式有效地管理記憶體分頁,同時也夠能支援較為彈性的操作。此外,在本發明的部分實施例中,為滿足系統的需求,記憶體陣列300還可根據類似第二記憶體分頁MP2的連接方式包含更多的記憶體分頁。
第7圖為本發明一實施例之記憶體分頁400的示意圖。記憶體分頁400包含第一記憶體分頁MP1及第二記憶體分頁MP2’。第7圖之第二記憶體分頁MP2’與第6圖之第二記憶體分頁MP2相似,然而第二記憶體分頁MP2’包含第二字元線WL
12、第二選擇閘極線SG
12及N個第二記憶體單元M2C’
1至M2C’
N。
第二字元線WL
12可接收第二字元線訊號SWL
12,而第二選擇閘極線SG
12接收第二選擇閘極訊號SSG
12。
每一第二記憶體單元M2C’
1至M2C’
N包含字元線節點、選擇閘極、控制節點、清除節點、位元線節點及源極線節點。第二記憶體單元M2C’
1至M2C’
N之字元線節點耦接至第二字元線WL
12,而第二記憶體單元M2C’
1至M2C’
N之選擇閘極耦接至第二選擇閘極線SG
12。第二記憶體單元M2C’
1至M2C’
N之控制節點耦接至第一控制線CL
1,而第二記憶體單元M2C’
1至M2C’
N之清除節點耦接至第一清除線EL
1。第二記憶體單元M2C’
1至M2C’
N之位元線節點可接收相異的位元線訊號SBL
11至SBL
1N,而第二記憶體單元M2C’
1至M2C’
N之源極線節點可接收相異的源極線訊號SSL
11至SSL
1N。
也就是說,第一記憶體分頁MP1和第二記憶體分頁MP2’可共用相同的控制線CL
1及相同的清除線EL
1。然而,由於第一記憶體分頁MP1和第二記憶體分頁MP2’會耦接至相異的字元線WL
1及WL
12和相異的選擇閘極線SG
1及SG
12,因此第二記憶體分頁MP2’中的第二記憶體單元M2C’
1至M2C’
N仍然可以根據表1中所示的訊號電壓正常操作。
舉例來說,在第二記憶體分頁MP2’中被選定之第二記憶體單元M2C’
n的寫入操作期間,第二記憶體單元M2C’
n所接收到的位元線訊號SBL
1n及源極線訊號SSL
1n可為第三電壓GND,第一控制線訊號SCL
1可為第一電壓VPP,第一清除線訊號SEL
1可為第四電壓VEE,而第二字元線訊號SWL
12及第二選擇閘極訊號SSG
12可皆為第二電壓VDD,如此一來,第二記憶體單元M2C’
n即可完成寫入操作。然而,在第二記憶體分頁MP2’之第二記憶體單元M2C’
n的寫入操作期間,第一記憶體分頁MP1並未被選定,因此第一記憶體單元M1C
1至M1C
N所接收到的源極線訊號及位元線訊號,以及第一字元線訊號SWL
1和選擇閘極訊號SSG
1可皆為第三電壓GND或皆為第二電壓VDD。如此一來,即便在第一控制線訊號SCL
1及第一清除線訊號SEL
1分別為第一電壓VPP及第四電壓VEE的情況下,未被選定的第一記憶體單元M1C
1至M1C
N也不會進行寫入操作。
在第6圖中,第一記憶體分頁MP1和第二記憶體分頁MP2是沿X方向設置,然而在本發明的其他實施例中,記憶體陣列也可包含其他與第一記憶體分頁MP1沿Y方向設置的記憶體分頁。
第8圖為本發明一實施例之記憶體陣列500的示意圖。記憶體陣列500包含第一記憶體分頁MP1、第二記憶體分頁MP2及第三記憶體分頁MP3。第一記憶體分頁MP1與第二記憶體分頁MP2是沿X方向設置,而第一記憶體分頁MP1及第三記憶體分頁MP3是沿Y方向設置。
第三記憶體分頁MP3包含第三字元線WL
21、第三選擇閘極線SG
21、第三控制線CL
21、第三清除線EL
21及N個第三記憶體單元M3C
1至M3C
N。
第三字元線WL
21可接收第三字元線訊號SWL
21,而第三選擇閘極線SG
21可接收第三選擇閘極訊號SSG
21。第三控制線CL
21可接收第三控制線訊號SCL
21,而第三清除線EL
21可接收第三清除線訊號SEL
21。每一第三記憶體單元M3C
1至M3C
N包含字元線節點、選擇閘極、控制極點、清除節點、位元線節點及源極線節點。第三記憶體單元M3C
1至M3C
N的字元線節點耦接至第三字元線WL
21,而第三記憶體單元M3C
1至M3C
N的選擇閘極耦接至第三選擇閘極線SG
21。第三記憶體單元M3C
1至M3C
N的控制節點耦接至第三控制線CL
21,而第三記憶體單元M3C
1至M3C
N的清除節點耦接至第三清除線EL
21。第三記憶體單元M3C
1至M3C
N的位元線節點會耦接至在第一記憶體分頁MP1中與第三記憶體單元M3C
1至M3C
N對應之第一記憶體單元M1C
1至M1C
N的位元線節點以接收對應的位元線訊號SBL
1至SBL
N,而第三記憶體單元M3C
1至M3C
N的源極線節點會耦接至在第一記憶體分頁MP1中與第三記憶體單元M3C
1至M3C
N對應之第一記憶體單元M1C
1至M1C
N的源極線節點以接收對應的源極線訊號SSL
1至SSL
N。
由於第一記憶體單元M1C
1至M1C
N與第三記憶體單元M3C
1至M3C
N會接收相異的控制線訊號SCL
1及SCL
21、相異的清除線訊號SEL
1及SEL
21、相異的字元線訊號SWL
1及SWL
21及相異的選擇閘極訊號SSG
1及SSG
21,因此即使第三記憶體單元M3C
1至M3C
N會接收到與第一記憶體單元M1C
1至M1C
N相同的位元線訊號SBL
1至SBL
N及源極線訊號SSL
1至SSL
N,第三記憶體單元M3C
1至M3C
N仍不會受到第一記憶體單元M1C
1至M1C
N之操作的影響。
表2為第一記憶體分頁MP1在被選定及未被選定時,第一記憶體單元M1C
1至M1C
N中第一記憶體單元M1C
n於各種操作期間所接收到的訊號電壓。
表 2
<TABLE border="1" borderColor="#000000" width="_0002"><TBODY><tr><td> </td><td> 第一分頁MP1 </td><td> 控制線訊號 SCL<sub>1</sub></td><td> 清除線訊號 SEL<sub>1</sub></td><td> 源極線訊號 SSL<sub>n</sub></td><td> 選擇閘極訊號 SSG<sub>1</sub></td><td> 字元線訊號 SWL<sub>1</sub></td><td> 位元線訊號 SBL<sub>n</sub></td></tr><tr><td> 寫入操作 </td><td> 被選定 </td><td> VPP </td><td> VEE </td><td> GND </td><td> VDD </td><td> VDD </td><td> GND </td></tr><tr><td> 未被選定 </td><td> GND </td><td> -- </td><td> -- </td><td> -- </td><td> -- </td><td> -- </td></tr><tr><td> 禁止寫入操作 </td><td> 被選定 </td><td> VPP </td><td> VEE </td><td> VDD </td><td> VDD </td><td> VDD </td><td> VDD </td></tr><tr><td> 未被選定 </td><td> GND </td><td> -- </td><td> -- </td><td> -- </td><td> -- </td><td> -- </td></tr><tr><td> 清除操作 </td><td> 被選定 </td><td> GND </td><td> VEE </td><td> -- </td><td> -- </td><td> -- </td><td> -- </td></tr><tr><td> 未被選定 </td><td> GND </td><td> GND </td><td> -- </td><td> -- </td><td> -- </td><td> -- </td></tr></TBODY></TABLE>
根據表2的內容,當第一記憶體分頁MP1未被選定時,第一控制線訊號SCL
1可為第三電壓GND,因此第一記憶體單元M1C
n在未被選定之記憶體分頁MP1中不會被寫入資訊。在此情況下,第一選擇閘極訊號SSG
1及第一字元線訊號SWL
1可為任何電壓,例如當第二記憶體分頁MP2被選定時,第一選擇閘極訊號SSG
1及第一字元線訊號SWL
1可皆為第二電壓VDD。此外,源極線訊號SSL
n、位元線訊號SBL
n及第一清除線訊號SEL
1可為任意電壓,例如當第三記憶體分頁MP3被選定時,源極線訊號SSL
n、位元線訊號SBL
n及第一清除線訊號SEL
1可皆為第三電壓GND。再者,在部分實施例中,第四電壓VEE可與第一電壓VPP實質上相同。
在第三記憶體分頁MP3之第三記憶體單元M3C
n的寫入操作期間,亦即第三記憶體分頁MP3被選定時,第三控制線訊號SCL
21可為第一電壓VPP,第三清除線訊號SEL
21可為第四電壓VEE,第三選擇閘極訊號SSG
21及第三字元線訊號SWL
21可為第二電壓VDD,而源極線訊號SSL
n及位元線訊號SBL
n可為第三電壓GND,因此第三記憶體單元M3C
n能夠完成寫入操作。然而在第三記憶體單元M3C
n的寫入操作期間,第一記憶體分頁並未被選定,因此第一控制線訊號SCL
1可為第三電壓GND,使得第一記憶體分頁MP1中的第一記憶體單元M1C
1至M1C
N不會被寫入。
在本發明的部分實施例中,記憶體陣列500可包含更多沿第一記憶體分頁MP1之X方向設置且連線方式與第二記憶體分頁MP2相似的記憶體分頁。換言之,與第一記憶體分頁MP1沿X方向設置的記憶體分頁都會耦接至第一字元線WL
1及第一選擇閘極線SG
1。相似的,記憶體陣列500也可包含更多沿第一記憶體分頁MP1之Y方向設置且連線方式與第三記憶體分頁MP3相似的記憶體分頁。也就是說,與第一記憶體分頁MP1沿Y方向設置之記憶體分頁的記憶體單元會接收到與對應之第一記憶體單元M1C
1至M1C
N相同之位元線訊號SBL
1至SBL
N及源極線訊號SSL
1至SSL
N。如此一來,記憶體陣列500即可根據系統的需求,管理數量更多且沿不同的方向設置的記憶體分頁。
此外,由於記憶體陣列500中相異的記憶體分頁可以共用部分的訊號線,因此記憶體陣列500可以更有效率的使用有限的電路面積,同時還能夠較有彈性的支援記憶體操作。
再者,在本發明的部分實施例中,當系統在X方向上並未有足夠的空間時,記憶體陣列500亦可包含第一記憶體分頁MP1及第三記憶體分頁MP3,而不包含第二記憶體分頁MP2。
綜上所述,本發明之實施例所提供的記憶體陣列能夠管理沿相異方向設置之相異記憶體分頁的記憶體單元,並能夠有效率的利用有限的電路面積,同時能較有彈性的支援記憶體操作。 以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
100、300、400、500‧‧‧記憶體陣列
200‧‧‧記憶體單元
MP1‧‧‧第一記憶體分頁
MP2、MP2’‧‧‧第二記憶體分頁
MP3‧‧‧第三記憶體分頁
WL1‧‧‧第一字元線
SG1‧‧‧第一選擇閘極線
CL1‧‧‧第一控制線
EL1‧‧‧第一清除線
BL1、BLn、BLN、BL11、BL1n、BL1N‧‧‧位元線
SL1、SLn、SLN、SL11、SL1n、SL1N‧‧‧源極線
WL12‧‧‧第二字元線
SG12‧‧‧第二選擇閘極線
CL12‧‧‧第二控制線
EL12‧‧‧第二清除線
WL21‧‧‧第三字元線
SG21‧‧‧第三選擇閘極線
CL21‧‧‧第三控制線
EL21‧‧‧第三清除線
SWL1‧‧‧第一字元線訊號
SSG1‧‧‧第一選擇閘極訊號
SCL1‧‧‧第一控制線訊號
SEL1‧‧‧第一清除線訊號
SWL12‧‧‧第二字元線訊號
SSG12‧‧‧第二選擇閘極訊號
SCL12‧‧‧第二控制線訊號
SEL12‧‧‧第二清除線訊號
SWL21‧‧‧第三字元線訊號
SSG21‧‧‧第三選擇閘極訊號
SCL21‧‧‧第三控制線訊號
SEL21‧‧‧第三清除線訊號
SBL1、SBLn、SBLN、SBL11、SBL1n、SBL1N‧‧‧位元線訊號
SSL1、SSLn、SSLN、SSL11、SSL1n、SSL1N‧‧‧源極線訊號
M1C1、M1C2、M1C3、M1C4、M1C5、M1C6、M1C7、M1C8、M1Cn、M1CN‧‧‧第一記憶體單元
M2C1、M2Cn、M2CN、M2C’1、M2C’n、M2C’N‧‧‧第二記憶體單元
M3C1、M3Cn、M3CN‧‧‧第三記憶體單元
T1‧‧‧第一選擇電晶體
T2‧‧‧浮接閘極電晶體
T3‧‧‧第二選擇電晶體
CN、CNM1C1、CNM1C2、CNM1C3、CNM1C4、CNM1C5、CNM1C6、CNM1C7、 CNM1C8‧‧‧控制節點
EN、ENM1C1、ENM1C2、ENM1C3、ENM1C4、ENM1C5、ENM1C6、ENM1C7、 ENM1C8‧‧‧清除節點
AAM1C1、AAM1C2、AAM1C3、AAM1C4、AANW2、AANW3‧‧‧主動區
FGM1C1、FGM1C2‧‧‧浮接閘極
NW1、PW1‧‧‧第一井
NW2、PW2‧‧‧第二井
NW3、PW3‧‧‧第三井
P-sub‧‧‧P型基底
DNW‧‧‧N型深井
PLY1、PLY2‧‧‧多晶矽層
BNM1C1、BNM1C2‧‧‧位元線節點
SNM1C1、SNM1C2‧‧‧源極線節點
第1圖為本發明一實施例之記憶體陣列的示意圖。 第2圖為本發明一實施例之第1圖之記憶體單元的示意圖。 第3圖為本發明一實施例之第1圖之記憶體分頁的佈局俯視圖。 第4圖為本發明另一實施例之第1圖之記憶體分頁的佈局俯視圖。 第5圖為本發明另一實施例之第1圖之記憶體分頁的佈局俯視圖。 第6圖為本發明另一實施例之記憶體陣列的示意圖。 第7圖為本發明另一實施例之記憶體陣列的示意圖。 第8圖為本發明另一實施例之記憶體陣列的示意圖。
500‧‧‧記憶體陣列
MP1‧‧‧第一記憶體分頁
MP2‧‧‧第二記憶體分頁
MP3‧‧‧第三記憶體分頁
WL1‧‧‧第一字元線
SG1‧‧‧第一選擇閘極線
CL1‧‧‧第一控制線
EL1‧‧‧第一清除線
BL1、BLn、BLN、BL11、BL1n、BL1N‧‧‧位元線
SL1、SLn、SLN、SL11、SL1n、SL1N‧‧‧源極線
CL12‧‧‧第二控制線
EL12‧‧‧第二清除線
WL21‧‧‧第三字元線
SG21‧‧‧第三選擇閘極線
CL21‧‧‧第三控制線
EL21‧‧‧第三清除線
SWL1‧‧‧第一字元線訊號
SSG1‧‧‧第一選擇閘極訊號
SCL1‧‧‧第一控制線訊號
SEL1‧‧‧第一清除線訊號
SCL12‧‧‧第二控制線訊號
SEL12‧‧‧第二清除線訊號
SWL21‧‧‧第三字元線訊號
SSG21‧‧‧第三選擇閘極訊號
SCL21‧‧‧第三控制線訊號
SEL21‧‧‧第三清除線訊號
SBL1、SBLn、SBLN、SBL11、SBL1n、SBL1N‧‧‧位元線訊號
SSL1、SSLn、SSLN、SSL11、SSL1n、SSL1N‧‧‧源極線訊號
M1C1、M1Cn、M1CN‧‧‧第一記憶體單元
M2C1、M2Cn、M2CN‧‧‧第二記憶體單元
M3C1、M3Cn、M3CN‧‧‧第三記憶體單元
Claims (15)
- 一種記憶體陣列,包含: 一第一記憶體分頁,包含: 一第一字元線,用以接收一第一字元線訊號; 一第一選擇閘極線,用以接收一第一選擇閘極訊號; 一第一控制線,用以接收一第一控制線訊號; 一第一清除線,用以接收一第一清除線訊號;及 複數個第一記憶體單元,每一第一記憶體單元包含: 一字元線節點,耦接於該第一字元線; 一選擇閘極,耦接於該第一選擇閘極線; 一控制節點,耦接於該第一控制線; 一清除節點,耦接於該第一清除線; 一位元線節點,用以接收一位元線訊號;及 一源極線節點,用以接收一源極線訊號; 其中: 該些第一記憶體單元之複數個位元線節點係用以接收相異之位元線訊號; 該些第一記憶體單元之複數個源極線節點係用以接收相異之源極線訊號;及 在該些第一記憶體單元中一被選定之第一記憶體單元之一寫入操作期間,該被選定之第一記憶體單元所接收之一位元線訊號係相異於一未被選定之第一記憶體單元所接收之一位元線訊號,及該被選定之第一記憶體單元所接收之一源極線訊號係相異於一未被選定之第一記憶體單元所接收之一源極線訊號。
- 如請求項1所述之記憶體陣列,其中: 在該被選定之第一記憶體單元之該寫入操作期間,該第一控制線訊號係在一第一電壓,該第一字元線訊號係在一第二電壓,該第一選擇閘極訊號係在該第二電壓,該被選定之第一記憶體單元之該位元線節點所接收之該位元線訊號係在一第三電壓,該被選定之第一記憶體單元之該源極線節點所接收之該源極線訊號係在該第三電壓,及該第一清除線訊號係在一第四電壓;及 該第一電壓及該第四電壓大於該第二電壓,且該第二電壓大於該第三電壓。
- 如請求項1所述之記憶體陣列,另包含: 一第二記憶體分頁,包含: 一第二控制線,用以接收一第二控制線訊號; 一第二清除線,用以接收一第二清除線訊號;及 複數個第二記憶體單元,每一第二記憶體單元包含: 一字元線節點,耦接於該第一字元線; 一選擇閘極,耦接於該第一選擇閘極線; 一控制節點,耦接於該第二控制線; 一清除節點,耦接於該第二清除線; 一位元線節點,用以接收一位元線訊號;及 一源極線節點,用以接收一源極線訊號。
- 如請求項1所述之記憶體陣列,另包含: 一第二記憶體分頁,包含: 一第二字元線,用以接收一第二字元線訊號; 一第二選擇閘極線,用以接收一第二選擇閘極線訊號;及 複數個第二記憶體單元,每一第二記憶體單元包含: 一字元線節點,耦接於該第二字元線; 一選擇閘極,耦接於該第二選擇閘極線; 一控制節點,耦接於該第一控制線; 一清除節點,耦接於該第一清除線; 一位元線節點,用以接收一位元線訊號;及 一源極線節點,用以接收一源極線訊號。
- 如請求項1至4中任一項所述之記憶體陣列,另包含: 一第三記憶體分頁,包含: 一第三字元線,用以接收一第三字元線訊號; 一第三選擇閘極線,用以接收一第三選擇閘極訊號; 一第三控制線,用以接收一第三控制線訊號; 一第三清除線,用以接收一第三清除線訊號;及 複數個第三記憶體單元,每一第三記憶體單元包含: 一字元線節點,耦接於該第三字元線; 一選擇閘極,耦接於該第三選擇閘極線; 一控制節點,耦接於該第三控制線; 一清除節點,耦接於該第三清除線; 一位元線節點,用以接收該第一記憶體分頁中一對應之第一記憶體單元之一位元線節點;及 一源極線節點,用以接收該第一記憶體分頁中該對應之第一記憶體單元之一源極線節點。
- 如請求項1所述之記憶體陣列,其中該第一記憶體分頁之K個第一記憶體單元之位元線節點係彼此相耦接,該第一記憶體分頁之該K個第一記憶體單元之源極線節點係彼此相耦接,且K為大於1之正整數。
- 如請求項1所述之記憶體陣列,其中該第一記憶體單元另包含: 一第一選擇電晶體,包含該源極線節點、一連接節點,及該選擇閘極; 一浮接閘極電晶體,包含一第一連接節點耦接於該第一選擇電晶體之該連接節點,一第二連接節點,及一浮接閘極耦接於該控制節點及該清除節點;及 一第二選擇電晶體,包含一連接節點耦接於該浮接閘極電晶體之該第二連接節點,該位元線節點,及該字元線節點。
- 如請求項1所述之記憶體陣列,其中: 該些第一記憶體單元之複數個控制節點係設置於一第一井,該些第一記憶體單元之複數個清除節點係至少設置於一第二井,及該些第一記憶體單元的一其餘部分係至少設置於該第一井及該第二井之間。
- 如請求項8所述之記憶體陣列,其中: 該些第一記憶體單元之該些清除節點係設置於該第二井及一第三井,及該些第一記憶體單元的該其餘部分係設置於該第一井與該第二井之間以及設置於該第一井與該第三井之間。
- 如請求項1所述之記憶體陣列,其中: 該些第一記憶體單元之複數個控制節點係設置於一第一井,該些第一記憶體單元有一部分係至少設置於一第二井,及該些第一記憶體單元之複數個清除節點係至少設置於該第一井及該第二井之間。
- 如請求項10所述之記憶體陣列,其中: 該些第一記憶體單元之該部分係設置於該第二井及一第三井,及該些第一記憶體單元之該些清除節點係設置於該第一井與該第二井之間以及設置於該第一井與該第三井之間。
- 一種記憶體陣列,包含: 一第一記憶體分頁,包含: 一第一字元線,用以接收一第一字元線訊號; 一第一選擇閘極線,用以接收一第一選擇閘極訊號; 一第一控制線,用以接收一第一控制線訊號; 一第一清除線,用以接收一第一清除線訊號;及 複數個第一記憶體單元,每一第一記憶體單元耦接於該第一字元線、該第一選擇閘極線、該第一控制線及該第一清除線,並用以接收一位元線訊號及一源極線訊號;及 一第二記憶體分頁,包含: 一第二控制線,用以接收一第二控制線訊號; 一第二清除線,用以接收一第二清除線訊號;及 複數個第二記憶體單元,每一第二記憶體單元耦接於該第一字元線、該第一選擇閘極線、該第二控制線及該第二清除線,並用以接收一位元線訊號及一源極線訊號。
- 如請求項12所述之記憶體陣列,其中: 在該些第一記憶體單元中一被選定之第一記憶體單元之一寫入操作期間,該被選定之第一記憶體單元所接收之一位元線訊號係相異於一未被選定之第一記憶體單元所接收之一位元線訊號,及該被選定之第一記憶體單元所接收之一源極線訊號係相異於一未被選定之第一記憶體單元所接收之一源極線訊號。
- 如請求項12所述之記憶體陣列,另包含: 一第三記憶體分頁,包含: 一第三字元線,用以接收一第三字元線訊號; 一第三選擇閘極線,用以接收一第三選擇閘極訊號; 一第三控制線,用以接收一第三控制線訊號; 一第三清除線,用以接收一第三清除線訊號;及 複數個第三記憶體單元,每一第三記憶體單元耦接於該第三字元線、該第三選擇閘極線、該第三控制線、該第三清除線、該第一記憶體分頁中一對應之記憶體單元之一位元線節點及該第一記憶體分頁中該對應之記憶體單元之一源極線節點。
- 一種記憶體陣列,包含: 一第一記憶體分頁,包含: 一第一字元線,用以接收一第一字元線訊號; 一第一選擇閘極線,用以接收一第一選擇閘極訊號; 一第一控制線,用以接收一第一控制線訊號; 一第一清除線,用以接收一第一清除線訊號;及 複數個第一記憶體單元,每一第一記憶體單元耦接於該第一字元線、該第一選擇閘極線、該第一控制線及該第一清除線,並用以接收一位元線訊號及一源極線訊號;及 一第二記憶體分頁,包含: 一第二字元線,用以接收一第二字元線訊號; 一第二選擇閘極線,用以接收一第二選擇閘極訊號; 一第二控制線,用以接收一第二控制線訊號; 一第二清除線,用以接收一第二清除線訊號;及 複數個第二記憶體單元,每一第二記憶體單元耦接於該第二字元線、該第二選擇閘極線、該第二控制線、該第二清除線、該第一記憶體分頁中一對應之記憶體單元之一位元線節點及該第一記憶體分頁中該對應之記憶體單元之一源極線節點。
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