CN105513643B - 存储器单元及存储器阵列 - Google Patents

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Abstract

本发明公开了一种存储器单元和存储器阵列。存储器单元包括写入选择晶体管、接续栅极晶体管、反熔丝组件及读取电路。在存储器单元的读取操作期间，反熔丝组件所产生的充电电流会触发读取电路以产生稳定的读取电流，因此可以缩短自存储器单元读取数据的时间。而在存储器单元的读取操作期间的一开始会执行放电程序，以确保自存储器单元读取数据的正确性。

Description

存储器单元及存储器阵列
技术领域
本发明是有关于一种存储器单元，特别是涉及一种能够在低电压环境下操作的存储器单元。
背景技术
非挥发性存储器(non-volatile memory，NVM))是一种在没有电力供应至存储器区块的情况下，仍然能够维持原本储存的数据的存储器。图1为现有技术的存储器阵列100的示意图，存储器阵列100包括复数个沿行列排列的存储器单元110A、110B及110C。每一个存储器单元110A、110B及110C包括晶体管112及反熔丝晶体管114。存储器单元110A及110B设置在同一行(也就是属于同一个字符)并接收相同的字符选择信号WS1、写入控制信号PC1及写入数据信号PD1，但接收相异的位线选择信号BS1及BS2。存储器单元110A及110C设置在同一列，并接收相同的位线选择信号BS1，但接收相异的字符线选择信号WS1及WS2、相异的写入控制信号PC1及PC2以及相异的写入数据信号PD1及PD2。
在存储器单元110A的写入操作期间，存储器单元110A的反熔丝晶体管114会被击穿而具有金氧半电容的功能，此时逻辑1的数据即会被写入存储器单元110A。在存储器单元的读取操作期间，存储器单元110A所接收的字符线选择信号WS1为高电压，而存储器单元110A所接收到的位线选择信号BS1为低电压，因此存储器单元110A的晶体管112会被对应地导通。如此一来，存储器单元110A的晶体管112即可根据储存在存储器单元110A的反熔丝晶体管114中的数据产生读取电流。而系统也可根据读取电流的大小来判读所储存的数据值。
然而，位在同一列的存储器单元110A及110C中的晶体管112的第二端会相耦接，所以读取电流必须直接对位在同一列的所有存储器单元的寄生电容充电。因为反熔丝晶体管114所产生读取电流相对较小，所以沿着一列存储器单元所经的过长的充电路径可能会造成相当程度的电流损耗，从而拉长了自存储器单元110A读取数据的时间。尤其当存储器单元是操作低电压的环境时，这样的问题还可能会更加的恶化。
发明内容
为了避免读取电流所经的充电路径过长导致电流损耗而拉长了自存储器单元读取数据的时间，本发明的一实施例提供一种存储器单元。存储器单元包括写入选择晶体管、接续栅极晶体管、反熔丝组件及读取电路。写入选择晶体管具有第一端，第二端用以接收位线写入信号，及控制端用以接收字符线写入信号。接续栅极晶体管具有第一端，第二端耦接至写入选择晶体管的第一端，及控制端用以接收接续控制信号。反熔丝组件具有第一端用以接收反熔丝控制信号，及第二端耦接至接续栅极晶体管的第一端。读取电路耦接至接续栅极晶体管的第二端，及用以在存储器单元的读取操作期间根据位线读取信号及选择信号形成读取电流。
本发明的另一实施例提供一种存储器阵列。存储器阵列包含第一存储器单元及第二存储器单元。第一存储器单元包含第一写入选择晶体管、第一接续栅极晶体管、第一反熔丝组件及第一读取电路。
第一写入选择晶体管具有第一端，第二端用以接收第一位线写入信号，及控制端用以接收第一字符线写入信号。第一接续栅极晶体管具有第一端，第二端耦接至第一写入选择晶体管的第一端，及控制端用以接收第一接续控制信号。第一反熔丝组件具有第一端用以接收第一反熔丝控制信号，及第二端耦接至第一接续栅极晶体管的第一端。第一读取电路耦接至第一接续栅极晶体管的第二端，并用以在第一存储器单元的读取操作期间根据第一位线读取信号及第一选择信号形成第一读取电流。
第二存储器单元包含第二写入选择晶体管、第二接续栅极晶体管、第二反熔丝组件及第二读取电路。第二写入选择晶体管具有第一端，第二端用以接收第二位线写入信号，及控制端耦接至第一写入选择晶体管的控制端。第二接续栅极晶体管具有第一端，第二端耦接至第二写入选择晶体管的第一端，及控制端耦接至第一接续栅极晶体管的控制端。第二反熔丝组件具有第一端耦接至第一反熔丝组件的第一端，及第二端耦接至第二接续栅极晶体管的第一端。第二读取电路耦接至第二接续栅极晶体管的第二端，并用以在第二存储器单元的读取操作期间根据第二位线读取信号及第二选择信号形成第二读取电流。
附图说明
图1为现有技术的存储器阵列的示意图。
图2为本发明一实施例的存储器单元的示意图。
图3为图2的存储器单元的结构图。
图4为图2的存储器单元的读取操作期间的控制信号电压示意图。
图5为图2的存储器单元的写入操作期间的控制信号电压示意图。
图6为本发明一实施例的存储器阵列的示意图。
图7为图6的存储器阵列在第一存储器单元的读取操作期间的控制信号电压示意图。
图8为图6的存储器阵列在第一存储器单元的写入操作期间的控制信号电压示意图。
图9为本发明另一实施例的存储器单元的示意图。
图10为本发明另一实施例的存储器阵列的示意图。
图11为本发明另一实施例的存储器单元的示意图。
其中，附图标记说明如下：
110A、110B、110C、200、400A、 存储器单元
400B、400C、500、600A、600B、
600C、700
112 晶体管
114 反熔丝晶体管
PD1、PD2 写入数据信号
PC1、PC2 写入控制信号
WS1、WS2 字符线选择信号
BS1、BS2 位线选择信号
210、410A、410B、410C 写入选择晶体管
220、420A、420B、420C 接续栅极晶体管
230、430A、430B、430C 反熔丝变容
240、440A、440B、440C、540、 读取电路
640A、640B、640C
242、442A、442B、442C、542、 读取晶体管
642A、642B、642C
544、644A、644B、644C 读取选择晶体管
750 缓冲变容
S1 写入选择晶体管的第一端
S2 接续栅极晶体管的第一端
S3 反熔丝变容的第一端
G1 写入选择晶体管的控制端
G2 接续栅极晶体管的控制端
G3 反熔丝变容的控制端
D1 写入选择晶体管的第二端
D2 接续栅极晶体管的第二端
D3 反熔丝变容的第二端
IC 充电电流
Iread 读取电流
AF、AF1、AF2 反熔丝控制信号
FL、FL1、FL2 接续控制信号
WLP、WLP1、WLP2 字符线写入信号
BLP、BLP1、BLP2 位线写入信号
SL、SL1、SL2 选择信号
BLR、BLR1、BLR2 位线读取信号
WLR、WLR1、WLR2 字符线读取信号
E1、E2、E3 源/漏极延伸区
P-Well P井区
P-Sub 基底
Ox3 氧化层
V1 第一电压
V2 第二电压
V3 第三电压
40、60 存储器阵列
具体实施方式
图2为本发明一实施例的存储器单元200的示意图。存储器单元200包括写入选择晶体管210、接续栅极晶体管220、反熔丝变容230(反熔丝组件)及读取电路240。
写入选择晶体管210可具有第一端D1、第二端S1及控制端G1。写入选择晶体管210的第二端S1可用以接收位线写入信号BLP，而写入选择晶体管210的控制端G1则可用以接收字符线写入信号WLP。接续栅极晶体管220可具有第一端D2、第二端S3及控制端G2。接续栅极晶体管220的第二端S2耦接于写入选择晶体管210的第一端D1，而接续栅极晶体管220的控制端G2可用以接收接续控制信号FL。反熔丝变容230可具有第一端G3及第二端S3。反熔丝变容230的第一端G3可用以接收反熔丝控制信号AF，而反熔丝变容230的第二端S3耦接至接续栅极晶体管220的第一端D2。读取电路240可耦接至接续栅极晶体管220的第二端S2，并可在存储器单元200的读取操作期间，根据位线读取信号BLR及选择信号SL产生读取电流Iread。
图3为本发明一实施例的写入选择晶体管210、接续栅极晶体管220及反熔丝变容230的结构图。在图3中，写入选择晶体管210、接续栅极晶体管220及反熔丝变容230可设置在同一P井区P-well，而P井区P-well则设置在P型基底P-sub上，反熔丝变容可为金氧半晶体管，具有形成在金氧半晶体管的源极S3(也就是反熔丝变容230的第二端S3)以及金氧半晶体管的漏极D3之间的源/漏极延伸区E3，且源/漏极延伸区E3可用以在其金氧半晶体管的源极S3及漏极D3之间形成短路。在此情况下，反熔丝变容230的第一端G3即为其金氧半晶体管的栅极G3。由于金氧半晶体管的栅极G3是形成源/漏极延伸区E3的正上方，因此反熔丝变容230可不具有通道，且反熔丝变容230的氧化层Ox3可在写入操作的期间被适当地击穿。然而，本发明并不以图3所示的结构限定反熔丝变容230的结构。在本发明的其他实施例中，也可根据其他结构形成反熔丝变容230。
此外，在本发明的部分实施例中，由于存储器单元200可针对低电压的读取操作做设计，所以最好能够使接续栅极晶体管220具有较低的临界电压。因此，接续栅极晶体管可以原生性半导体组件、短信道半导体组件或变容来实作。
再者，在本发明的部分实施例中，由于写入选择晶体管210可能会与核心装置一起操作，而反熔丝变容230则可能会与输入/输出装置一起操作，因此源/漏极延伸区E3的深度可能会较源/漏极延伸区E1的深度还深，使得反熔丝变容230能够承受输入/输出装置的高压。源/漏极延伸区E2靠近接续栅极晶体管220的第一端D2的部分可与源/漏极延伸区E3具有相同的深度，而源/漏极延伸区E2靠近接续栅极晶体管220的第二端S2的部分可与源/漏极延伸区E3或源/漏极延伸区E1具有相同的深度。
在本发明的部分实施例中，读取电路240可包括读取晶体管242。读取晶体管242具有第一端、第二端及控制端。读取晶体管242的第一端可用以接收位线读取信号BLR，读取晶体管242的第二端用以接收选择信号SL，而读取晶体管242的控制端耦接于接续栅极晶体管220的第二端S2。
图4为存储器单元200的读取操作期间，位线写入信号BLP、字符线写入信号WLP、接续控制信号FL、反熔丝控制信号AF、位线读取信号BLR及选择信号SL的电压的示意图。
在存储器单元200的读取操作期间，位线写入信号BLP可为第一电压V1，接续控制信号FL可为第二电压V2，反熔丝控制信号AF可为第二电压V2，位线读取信号BLR可为第二电压V2，而选择信号SL可为第一电压V1。第一电压V1可为系统低电压，如地电压，而第二电压V2可为高于第一电压V1的系统高电压。在本发明的部分实施例中，第一电压可为0V，而第二电压可为1.2V。
如此一来，在存储器单元200的读取操作期间，接续栅极晶体管220即可导通，并可根据储存在反熔丝变容230中的数据产生充电电流IC。如果储存在反熔丝变容230中的数据为逻辑1，则充电电流IC会进一步导通读取晶体管242以形成读取电流Iread。如果储存在反熔丝变容230中的数据为逻辑0，则读取晶体管242将不会被充电电流IC导通。因此，通过观察读取电流Iread，即可判断储存在存储器单元200中的数据的逻辑位准。
然而，由于在读取晶体管242的控制端的寄生电容间会产生位移电流，因此即便储存在存储器单元200中的数据为逻辑0，读取晶体管242还是有可能会被导通。举例来说，若在读取晶体管242的控制端的寄生电容为C1，在接续栅极晶体管220的控制端的寄生电容为C2，在反熔丝变容230的控制端的的寄生电容为C3，且读取晶体管242的控制端的初始电压不小于则读取晶体管242最终就有可能在没有充电电流Ic的情况下，被位移电流导通。在此情况下，系统即必须在读取电流Iread将位于同一列的存储器单元的寄生电容充电完成之后，并在读取晶体管242被位移电流Ic导通之前，判断数据的逻辑位准；而要在如此狭窄的时间区间内完成读取操作并不容易。
因此，在存储器单元200的读取操作期间，字符线写入信号WLP可先施予第二电压V2，然后再施予第一电压V1。也就是说，在存储器单元200的读取操作期间，写入选择晶体管210会先被导通以对读取晶体管242的控制端的寄生电容进行放电，接着再被截止。如此一来，读取晶体管242被意外导通的机率即可被减低。
图5为存储器单元200的写入操作期间，位线写入信号BLP、字符线写入信号WLP、接续控制信号FL、反熔丝控制信号AF、位线读取信号BLR及选择信号SL的电压的示意图。
在存储器单元200的写入操作期间，位线写入信号BLP可为第一电压V1，字符线写入信号WLP可为第二电压V2，接续控制信号FL可为介于第二电压V2及第三电压V3之间的电压，反熔丝控制信号AF可为介于两倍的第二电压V2，即2×V2，及第三电压V3之间的电压，较佳为第三电压V3。第三电压V3高于第二电压V2。在本发明的部分实施例中，第三电压V3可为第二电压V2的三至五倍，而接续控制信号FL可为或2×V2。举例来说，当第三电压V3为6V，第二电压V2为1.2V时，接续控制信号FL可为2.5V。
如此一来，写入选择晶体管210和接续栅极晶体管220即会被导通，而反熔丝变容230即会在存储器单元200的写入操作期间被高电压差击穿。此外，在存储器单元200的写入操作期间，位线读取信号BLR和选择信号SL可都为第一电压V1
由于充电电流Ic只需要触发读取电路240以形成读取电流Iread，因此利用反熔丝变容230所形成的小充电电流在经过较长的充电路径后会被耗损的问题即可获得改善。此外，由于读取电流Iread是由被导通的读取晶体管242所形成，读取电流Iread也可较充电电流Ic来得大，因此可缩短自存储器单元200读取数据的时间。
图6为本发明一实施例的存储器阵列40的示意图。存储器阵列40可包括第一存储器单元400A、第二存储器单元400B。第一存储器单元400A及第二存储器单元400B是设置在存储器阵列40中的同一行(也就是位在同一字符当中)，也就是说，第一存储器单元400A与第二存储器单元400B可储存存储器阵列40中同一个字符中不同位的数据。再者，第一存储器单元400A及第二存储器单元400B可具有与存储器单元200相同的结构。
第一存储器单元400A包括第一写入选择晶体管410A、第一写入选择晶体管420A、第一反熔丝组件430A及第一读取电路440A。第一写入选择晶体管410A可具有第一端、第二端及控制端，第一写入选择晶体管410A的第二端可用以接收第一位线写入信号BLP1，而第一写入选择晶体管410A的控制端可用以接收第一字符线写入信号WLP1。第一接续栅极晶体管420A具有第一端、第二端及控制端，第一接续栅极晶体管420A的第二端耦接至第一写入选择晶体管410A的第一端，而第一接续栅极晶体管420A的控制端用以接收第一接续控制信号FL1。第一反熔丝组件430A具有第一端及控制端，第一反熔丝组件430A的第一端可用以接收第一反熔丝控制信号AF1，而第一反熔丝组件430A的第二端耦接至第一接续栅极晶体管420A的第一端。第一读取电路440A可包括读取晶体管442A，具有第一端、第二端及控制端。读取晶体管442A的第一端可用以接收第一位线读取信号BLR1，读取晶体管442A的第二端可用以接收第一选择信号SL1，而读取晶体管442A的控制端耦接至第一接续栅极晶体管420A的第二端。
第二存储器单元400B包括第二写入选择晶体管410B、第二写入选择晶体管420B、第二反熔丝组件430B及第二读取电路440B。第二写入选择晶体管410B可具有第一端、第二端及控制端，第二写入选择晶体管410B的第二端用以接收第二位线写入信号BLP2，而第二写入选择晶体管410B的控制端耦接至第一写入选择晶体管410A的控制端。第二接续栅极晶体管420B具有第一端、第二端及控制端，第二接续栅极晶体管420B的第二端耦接至第二写入选择晶体管410B的第一端，而第二接续栅极晶体管420B的控制端耦接至第一接续栅极晶体管420A的控制端。第二反熔丝组件430B具有第一端及第二端，第二反熔丝组件430B的第一端耦接至第一反熔丝组件430A的第一端，而第二反熔丝组件430B的第二端耦接至第二接续栅极晶体管420B的第一端。第二读取电路440B可包括读取晶体管442B，具有第一端、第二端及控制端。读取晶体管442B的第一端可用以接收第二位线读取信号BLR2，读取晶体管442B的第二端可用以接收第二选择信号SL2，而读取晶体管442B的控制端耦接至第二接续栅极晶体管420B的第二端。
第一存储器单元400A可与存储器单元200根据相同的原理来操作。图7为存储器阵列40在第一存储器单元400A的读取操作期间的所接收的控制信号电压示意图。
在第一存储器单元的读取操作期间，第一位线写入信号BLP可为第一电压V1，第一字符线写入信号WLP1可先施予第二电压V2，然后再施予第一电压V1，第一接续控制信号FL1可为第二电压V2，第一反熔丝控制信号AF1可为第二电压V2，第一位线读取信号BLR1可为第二电压V2，而第一选择信号SL1可为第一电压V1。
然而，由于存储器单元400A及400B是设置在存储器阵列40的同一行(在同一字符内)，因此存储器单元400A及400B会接收到相同的第一字符线写入信号WLP1、第一接续控制信号FL1及第一反熔丝控制信号AF1。为避免第二存储器单元400B在第一存储器单元400A的读取操作期间，意外地输出读取电流，第二位线写入信号BLP2可为第一电压V1，第二位线读取信号BLR2可为第一电压V1，而第二选择信号SL2可为第一电压V1，因此在第一存储器单元400A的读取操作期间，第二读取存储器442B即不会产生读取电流。
此外，图8为存储器阵列40在被选取的第一存储器单元400A的写入操作期间的所接收的控制信号电压示意图。在第一存储器单元400A的写入操作期间，第一位线写入信号BLP1可为第一电压V1，第一字符线写入信号WLP1可为第二电压V2，第一接续控制信号FL1可为介于第二电压V2及第三电压V3之间的电压，如或2×V2。第一反熔丝控制信号AF1可为介于第二电压V2的两倍2×V2及第三电压V3之间的电压，且较佳地为第三电压V3。第二位线写入信号BLP2可为第二电压V2。由于第二位线写入信号BLP2为第二电压V2，第二存储器单元400B在第一存储器单元400A的写入操作期间将不会被写入数据。
在图6中，存储器阵列40还可包括第三存储器单元400C，第三存储器单元400C与第一存储器单元400A设置在同一列中，也就是说第一存储器单元400A及第三存储器单元400C可分属存储器阵列40中的不同字符。第三存储器单元400C可包括第三写入选择晶体管410C、第三接续栅极晶体管420C、第三反熔丝组件430C及第三读取电路440C。第三写入选择晶体管410C具有第一端、第二端及控制端，第三写入选择晶体管410C的第二端耦接至第一写入选择晶体管410A的第二端，而第三写入选择晶体管410C的控制端用以接收第二字符线写入信号WLP2。第三接续栅极晶体管420C具有第一端、第二端及控制端，第三接续栅极晶体管420C的第二端耦接至第三写入选择晶体管410C的第一端，而第三接续栅极晶体管420C的控制端用以接收第二接续控制信号FL2。第三反熔丝组件430C具有第一端及第二端，第三反熔丝组件430C的第一端用以接收第二反熔丝控制信号AF2，而第三反熔丝组件430C的第二端耦接至第三接续栅极晶体管420C的第一端。第三读取电路440C包括第三读取晶体管442C，第三读取晶体管442C具有第一端、第二端及控制端。第三读取晶体管442C的第一端耦接至第一读取晶体管442A的第一端，第三读取晶体管442C的第二端耦接至第一读取晶体管442A的第二端，而第三读取晶体管442C的控制端耦接至第三接续栅极晶体管420C的第二端。
为避免第三存储器单元400C在第一存储器单元400A的读取操作期间意外地输出读取电流，在图7中，在第一存储器单元400A的读取操作期间，第二字符线写入信号WLP2可为第一电压V1，第二接续控制信号FL2可为第二电压V2，而第二反熔丝控制信号AF2可为第一电压V1。由于第二反熔丝控制信号AF2为第一电压V1，在第一存储器单元400A的读取操作期间第三存储器单元400C即不会输出读取电流。
此外，如图8所示，在第一存储器单元400的写入操作期间，第二字符线写入信号WLP2可为第一电压V1，第二接续控制信号FL2可为介于第二电压V2至第三电压V3的一半之间的电压。第二反熔丝控制信号AF2可为第一电压V1。由于第三写入选择晶体管410C会被处在第一电压V1的第二字符线写入信号WLP2及第二反熔丝控制信号AF2截止，因此第三存储器单元400C在第一存储器单元400A的写入操作期间将不会被写入数据。此外，在本发明的部分实施例中，第一位线读取信号BLR1、第一选择信号SL1、第二位线读取信号BLR2及第二选择信号SL2在第一存储器单元400A的写入操作期间可都为第一电压V1。虽然在图6中，存储器阵列40包括存储器单元400A、400B及400C，然而在本发明并不限定于存储器阵列包括两个字符及在一字符中包括两个存储器单元。在本发明的其他实施例中，存储器阵列40也可在一字符中包括其他数量的存储器单元，并可包括其他数量的字符。
此外，在本发明的部分实施例中，由于切换高电压的控制信号，如反熔丝控制信号，可能会增加电路面积的需求，应尽量避免。因此可在读取电路中利用读取选择晶体管来解决这个问题。
图9为本发明一实施例的适用于低电压操作的存储器单元500的示意图。存储器单元500包括写入选择晶体管210、接续栅极晶体管220、反熔丝变容230及读取电路540。读取电路540可包括读取晶体管542及读取选择晶体管544。读取晶体管542具有第一端、第二端及控制端，读取晶体管542的第二端用以接收选择信号SL，而读取晶体管542的控制端耦接于接续栅极晶体管220的第二端。读取选择晶体管544具有第一端、第二端及控制端，读取选择晶体管544的第一端用以接收位线读取信号BLR，读取选择晶体管544的第二端耦接于读取晶体管542的第一端，而读取选择晶体管544的控制端用以接收字符线读取信号WLR。
存储器单元500的读取操作可与存储器单元200的读取操作根据相同原理来操作，并使字符线读取信号WLR为第二电压V2。也就是说，在存储器单元500的读取操作期间，读取选择晶体管544必须被导通以使读取电路540得以输出读取电流Iread。在此情况下，字符线读取信号WLR可用来选择适当的存储器单元以输出读取电流，因此可减少切换反熔丝控制信号AF的操作。
图10为本发明一实施例的存储器阵列60的示意图。存储器阵列60与存储器阵列40可具有相似的架构并具有相似的操作原理。两者的差别在于存储器阵列60中，第一存储器单元600A、第二存储器单元600B及第三存储器单元600C都具有与存储器单元500相同的架构，而非存储器单元200的架构，且第一存储器单元600A、第二存储器单元600B及第三存储器单元600C可共享相同的第一反熔丝控制信号AF1。也就是说，第一反熔丝变容430A的第一端、第二反熔丝变容430B的第一端及第三反熔丝变容430C的第一端都会相耦接以接收相同的第一反熔丝控制信号AF1。
第一读取电路640A可包括第一读取晶体管642A及第一读取选择晶体管644A。第一读取晶体管642A具有第一端、第二端及控制端，第一读取晶体管642A的第二端用以接收第一选择信号SL1，而第一读取晶体管642A的控制端耦接于第一接续栅极晶体管420A的第二端。第一读取选择晶体管644A具有第一端、第二端及控制端，第一读取选择晶体管644A的第一端用以接收第一位线读取信号BLR1，第一读取选择晶体管644A的第二端耦接于第一读取晶体管642A的第一端，而第一读取选择晶体管644A的控制端用以接收第一字符线读取信号WLR1。
第二读取电路640B可包括第二读取晶体管642B及第二读取选择晶体管644B。第二读取晶体管642B具有第一端、第二端及控制端，第二读取晶体管642B的第二端用以接收第二选择信号SL2，而第二读取晶体管642B的控制端耦接于第二接续栅极晶体管420B的第二端。第二读取选择晶体管644B具有第一端、第二端及控制端，第二读取选择晶体管644B的第一端用以接收第二位线读取信号BLR2，第二读取选择晶体管644B的第二端耦接于第二读取晶体管642B的第一端，而第二读取选择晶体管644B的控制端用以接收第一字符线读取信号WLR1。
第三读取电路640C可包括第三读取晶体管642C及第三读取选择晶体管644C。第三读取晶体管642C具有第一端、第二端及控制端，第三读取晶体管642C的第二端耦接于第一读取晶体管642A的第二端，而第三读取晶体管642C的控制端耦接于第三接续栅极晶体管420C的第二端。第三读取选择晶体管644C具有第一端、第二端及控制端，第三读取选择晶体管644C的第一端用以接收第一位线读取信号BLR1，第三读取选择晶体管644C的第二端耦接于第三读取晶体管642C的第一端，而第三读取选择晶体管644C的控制端用以接收第二字符线读取信号WLR2。
第一存储器单元600A可与第一记忆单元400A根据相同的原理操作，也就是说，在第一存储器单元600A的读取操作期间，存储器单元600A、600B及600C所接收到的信号可与图7所示的信号具有相同电压。然而，由于存储器单元600A、600B及600C会接收到相同的第一反熔丝控制信号AF1，因此第一字符线读取信号WLR1可为第二电压V2，而第二字符线读取信号WLR2可为第一电压V1，如此一来，在第一存储器单元600A的读取操作期间，第一读取选择晶体管644A即会被导通并可输出读取电流Iread，而第三读取选择晶体管644C则会被截止。
此外，在第一存储器单元600A的写入操作期间，存储器单元600A、600B及600C所接收到的信号可与图8所示的信号具有相同电压，且第一字符线读取信号WLR1为第一电压V1，第二字符线读取信号WLR2为第一电压V1。
如此一来，存储器阵列60中的所有的存储器单元都可以使用相同的反熔丝控制信号，而不会影响到各个存储器单元原来的读取操作，并可以节省电路的面积。
在本发明的部分实施例中，存储器单元中还可以加入缓冲变容以加强避免位移电流意外导通读取晶体管的情况。图11为本发明一实施例的存储器单元700的示意图。存储器单元700可与存储器单元500具有相似的结构，而两者的差别在于存储器单元700可还包括缓冲变容750。缓冲变容750具有第一端及第二端，缓冲变容750的第一端耦接于接续栅极晶体管220的第二端，而缓冲变容750的第二端则可接收选择信号SL。
由于缓冲变容750可用以储存其他寄生电容中的电荷，并降低读取晶体管542的控制端的电压，因此通过缓冲变容750即可进一步减少位移电流所带来的影响。此外，若缓冲变容750的电容值越大，则读取晶体管542的控制端的电压也会越小，使得读取晶体管更不容易被意外导通。如此一来，系统能够读取数据的逻辑位准的时间区间就可被拓宽。然而当数据为逻辑1时，缓冲变容750的大电容值也可能会增加充电电流导通读取晶体管时所需的时间。因此应根据系统的需求，适当地选择缓冲电容750的电容值。
综上所述，本发明的实施例所提供的存储器单元及存储器阵列能够通过读取晶体管形成稳定的读取电流，以缩短自存储器单元中读取数据的时间，并且能够在读取操作期间的初期先对寄生电容放电，以确保自存储器单元中读取数据的正确性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种存储器单元，其特征在于，包括：
写入选择晶体管，具有第一端，用以接收位线写入信号的第二端，及用以接收字符线写入信号的控制端；
接续栅极晶体管，具有第一端，耦接至所述写入选择晶体管的所述第一端的第二端，及用以接收接续控制信号的控制端；
反熔丝组件，具有用以接收反熔丝控制信号的第一端，及耦接至所述接续栅极晶体管的所述第一端的第二端；及
读取电路，耦接至所述接续栅极晶体管的所述第二端，及用以在所述存储器单元的读取操作期间根据位线读取信号及选择信号形成读取电流，所述读取电路包括读取晶体管，所述读取晶体管具有用以接收所述位线读取信号的第一端，用以接收所述选择信号的第二端，及耦接于所述接续栅极晶体管的所述第二端的控制端。
2.如权利要求1所述的存储器单元，其特征在于，在所述存储器单元的所述读取操作期间，所述位线写入信号为第一电压，所述字符线写入信号是先施予第二电压然后再施予所述第一电压，所述接续控制信号为所述第二电压，所述反熔丝控制信号为所述第二电压，所述位线读取信号为所述第二电压，所述选择信号为所述第一电压，且所述第二电压高于所述第一电压。
3.如权利要求1所述的存储器单元，其特征在于，在所述存储器单元的写入操作期间，所述位线写入信号为第一电压，所述字符线写入信号为第二电压，所述接续控制信号为介于所述第二电压及第三电压之间的电压，所述反熔丝控制信号为所述第三电压，且所述第三电压高于所述第二电压，所述第二电压高于所述第一电压。
4.一种存储器单元，其特征在于，包括：
写入选择晶体管，具有第一端，用以接收位线写入信号的第二端，及用以接收字符线写入信号的控制端；
接续栅极晶体管，具有第一端，耦接至所述写入选择晶体管的所述第一端的第二端，及用以接收接续控制信号的控制端；
反熔丝组件，具有用以接收反熔丝控制信号的第一端，及耦接至所述接续栅极晶体管的所述第一端的第二端；及
读取电路，耦接至所述接续栅极晶体管的所述第二端，及用以在所述存储器单元的读取操作期间根据位线读取信号及选择信号形成读取电流；
其中所述反熔丝组件为变容，且所述变容为金氧半晶体管，所述金氧半晶体管具有形成于源极及漏极之间的源/漏极延伸区，且所述源/漏极延伸区用以在所述金氧半晶体管的所述源极及所述漏极之间形成短路。
5.一种存储器阵列，其特征在于，包括：
第一存储器单元，包括：
第一写入选择晶体管，具有第一端，用以接收第一位线写入信号的第二端，及用以接收第一字符线写入信号的控制端；
第一接续栅极晶体管，具有第一端，耦接至所述第一写入选择晶体管的所述第一端的第二端，及用以接收第一接续控制信号的控制端；
第一反熔丝组件，具有用以接收第一反熔丝控制信号的第一端，及耦接至所述第一接续栅极晶体管的所述第一端的第二端；及
第一读取电路，耦接至所述第一接续栅极晶体管的所述第二端，及用以在所述第一存储器单元的读取操作期间根据第一位线读取信号及第一选择信号形成第一读取电流，所述第一读取电路包括第一读取晶体管，所述第一读取晶体管具有用以接收所述第一位线读取信号的第一端，用以接收所述第一选择信号的第二端，及耦接于所述第一接续栅极晶体管的所述第二端的控制端；及
第二存储器单元，包括：
第二写入选择晶体管，具有第一端，用以接收第二位线写入信号的第二端，及耦接至所述第一写入选择晶体管的所述控制端的控制端；
第二接续栅极晶体管，具有第一端，耦接至所述第二写入选择晶体管的所述第一端的第二端，及耦接至所述第一接续栅极晶体管的所述控制端的控制端；
第二反熔丝组件，具有耦接至所述第一反熔丝组件的所述第一端的第一端，及耦接至所述第二接续栅极晶体管的所述第一端的第二端；及
第二读取电路，耦接至所述第二接续栅极晶体管的所述第二端，及用以在所述第二存储器单元的读取操作期间根据第二位线读取信号及第二选择信号形成第二读取电流，所述第二读取电路包括第二读取晶体管，所述第二读取晶体管具有用以接收所述第二位线读取信号的第一端，用以接收所述第二选择信号的第二端，及耦接于所述第二接续栅极晶体管的所述第二端的控制端。
6.如权利要求5所述的存储器阵列，其特征在于，还包括第三存储器单元，所述第三存储器单元包括：
第三写入选择晶体管，具有第一端，耦接至所述第一写入选择晶体管的所述第二端的第二端，及用以接收第二字符线写入信号的控制端；
第三接续栅极晶体管，具有第一端，耦接至所述第三写入选择晶体管的所述第一端的第二端，及用以接收第二接续控制信号的控制端；
第三反熔丝组件，具有用以接收第二反熔丝控制信号的第一端，及耦接至所述第三接续栅极晶体管的所述第一端的第二端；及
第三读取电路，包括第三读取晶体管，所述第三读取晶体管具有耦接至所述第一读取晶体管的所述第一端的第一端，耦接至所述第一读取晶体管的所述第二端的第二端，及耦接至所述第三接续栅极晶体管的所述第二端的控制端。
7.如权利要求6所述的存储器阵列，其特征在于，在所述第一存储器单元的所述读取操作期间，所述第一位线写入信号为第一电压，所述第一字符线写入信号是先施予第二电压然后再施予所述第一电压，所述第一接续控制信号为所述第二电压，所述第一反熔丝控制信号为所述第二电压，所述第一位线读取信号为所述第二电压，所述第一选择信号为所述第一电压，所述第二位线写入信号为所述第一电压，所述第二位线读取信号为所述第一电压，所述第二选择信号为所述第一电压，且所述第二电压高于所述第一电压。
8.如权利要求7所述的存储器阵列，其特征在于，在所述第一存储器单元的写入操作期间，所述第一位线写入信号为所述第一电压，所述第一字符线写入信号为所述第二电压，所述第一接续控制信号为介于所述第二电压及第三电压之间的电压，所述第一反熔丝控制信号为所述第三电压，所述第二位线写入信号为所述第二电压，且所述第三电压高于所述第二电压。
9.如权利要求8所述的存储器阵列，其特征在于，在所述第一存储器单元的所述写入操作期间，所述第二字符线写入信号为所述第一电压，所述第二接续控制信号为介于所述第二电压及所述第三电压之间的电压，及所述第二反熔丝控制信号为所述第一电压。
10.如权利要求7所述的存储器阵列，其特征在于，在所述第一存储器单元的所述读取操作期间，所述第二字符线写入信号为所述第一电压，所述第二接续控制信号为所述第二电压，及所述第二反熔丝控制信号为所述第一电压。
11.如权利要求5所述的存储器阵列，其特征在于，所述第一反熔丝组件及所述第二反熔丝组件的任一组件是为金氧半晶体管，所述金氧半晶体管具有形成于源极及漏极之间的源/漏极延伸区，且所述源/漏极延伸区用以在所述金氧半晶体管的所述源极及所述漏极之间形成短路。
12.如权利要求5所述的存储器阵列，其特征在于，所述第一存储器单元还包括缓冲变容，所述缓冲变容具有耦接于所述第一接续栅极晶体管的所述第二端的第一端，及用以接收所述第一选择信号的第二端。
13.如权利要求5所述的存储器阵列，其特征在于，所述第一接续栅极晶体管及所述第二接续栅极晶体管的任一接续栅极晶体管是以原生性半导体组件、短信道半导体组件或变容实现。
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