CN104054133B

CN104054133B - 经由每dram可寻址性模式的多用途寄存器编程

Info

Publication number: CN104054133B
Application number: CN201280067640.3A
Authority: CN
Inventors: K.S.拜恩斯; S.萨
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2012-01-20
Filing date: 2012-01-20
Publication date: 2017-06-16
Anticipated expiration: 2032-01-20
Also published as: TWI620062B; CN104054133A; TW201346546A; WO2013109284A1; US20140244922A1

Abstract

本文中描述了用于使用每DRAM可寻址性(PDA)将动态随机存取存储器(DRAM)装置的多用途寄存器(MPR)编程的设备、系统和方法的实施例。本发明的实施例允许独特的32比特模式对于列(rank)上的每个DRAM装置被存储，由此使得数据总线训练能够并行进行。此外，本发明的实施例为系统BIOS提供列上每DRAM装置32比特的存储以便存储诸如MR值的代码，或者用于其它用途（例如，要由BIOS过程使用的临时暂存存储）。

Description

经由每DRAM可寻址性模式的多用途寄存器编程

技术领域

本发明的实施例一般涉及计算装置，并且更具体地说，涉及使用每DRAM可寻址性(Per DRAM Addressability PDA)将DRAM装置的多用途寄存器(MPR)编程。

背景技术

动态随机存取存储器(DRAM)装置包括多用途寄存器(MPR)；这些寄存器由DRAM制造商的供应商编程为特定值，并且在现有技术中不能写入（重写）成其它值。需要的是一种使用现有DRAM逻辑将所述MPR编程的过程，使得诸如基本输入/输出系统(BIOS)和链路训练的过程可利用MPR以更有效的方式执行。

附图说明

下面的描述包括具有作为本发明的实施例的实现的示例给出的图示的附图的讨论。附图应理解为示例而不是限制。在本文中使用时，对一个或更多个“实施例”的引用要理解为描述在本发明的至少一个实现中包括的特定特征、结构或特性。因此，本文中出现的诸如“在一个实施例中”或“在一备选实施例中”的短语描述本发明的各种实施例和实现，并且不一定全部指相同的实施例。然而，它们也不一定相互排斥。

图1是利用本发明的一实施例的系统存储器的组件的框图。

图2是根据本发明的一实施例，用于将多用途寄存器(MPR)编程的过程的流程图。

图3A是根据本发明的一实施例，DRAM存储器进入每DRAM可寻址性(PDA)模式以将MPR编程的定时图。

图3B是根据本发明的一实施例，DRAM存储器退出PDA模式的定时图。

图4是根据本发明的一实施例，用于将MPR编程的过程的流程图。

图5是利用本发明的一实施例的装置的框图。

下面是某些细节和实现的描述，包括可示出下面描述的一些或所有实施例的附图的描述以及讨论本文中所述发明性概念的其它可能实施例或实现。下面提供本发明的实施例的概述，之后是参照附图的更详细描述。

具体实施方式

本文中描述了用于使用每DRAM可寻址性(PDA)将动态随机存取存储器(DRAM)装置的多用途寄存器(MPR)编程的设备、系统和方法的实施例。在下面的描述中，为提供实施例的详尽理解陈述了多个特定的细节。然而，相关领域的技术人员将认识到，本文中所述技术能够在没有特定细节中的一个或多个的情况下实践，或者通过其它方法、组件、材料等实践。在其它实例中，熟知的结构、材料或操作未详细示出或描述，以免混淆某些方面。

图1是利用本发明的一实施例的系统存储器的组件的框图。系统存储器100包括控制到存储器列(rank) 104和106的访问的存储器控制器102。在其它实施例中，所述存储器控制器包括在系统处理器封装中。每列可包括多个DRAM装置（例如，列104包括装置104-1、104-2...104-n；列106包括装置106-1、106-2...106-n）。

与双倍数据率规范3（DDR3，如JEDEC JESD79-3所定义的）模式寄存器一致的DRAM装置由提供模式寄存器设置(MRS)命令的存储器控制器编程有有效组(bank)地址。所述存储器控制器还主张芯片选择在地址输入上的低且适用的数据 - 例如，组地址比特BA[3:0]用于选择DRAM内的单独模式寄存器；地址比特A[15:0]用作要编程的实际寄存器内容的操作数。上述过程受到限制，因为列的所有模式寄存器编程有相同数据（例如，如果系统存储器100与DDR3一致，则列104的DRAM装置104-1到104-n的所有模式寄存器将被编程成具有相同值，以此类推）。

提议的DDR4规范将替代地允许DRAM装置由主机系统通过利用每个DRAM的选通脉冲(strobe)和数据I/O行（例如，DQ[0]）独特地进行编程。列的独特编程的DRAM装置在本文中称为每DRAM可寻址性(PDA)。

PDA过程可包括将DRAM置于PDA模式中（即，类似于上述DDR3 MRS功能性）并且通过使用MRS命令、地址输入和DQ[0]将独特的DRAM装置编程的操作。因为系统存储器100与提议的DDR4规范一致，PDA例如可用于将给定列上的DRAM装置（例如，列104的装置104-1、104-2...104-n；列106的装置106-1、106-2...106-n）上的不同管芯上端接(ODT)或Vref值编程。

在本发明的此实施例中，列104和106中的每个DRAM装置包括用于DQ比特模式存储的四个8比特可编程多用途寄存器(MPR)。与提议的DDR4规范一致的DRAM装置包括四页的MPR寄存器。在一些实施例中，页0包括用于DQ比特模式存储的四个8比特可编程MPR。

在本发明的实施例中，使用命令/地址(C/A)总线将所述MPR编程。这些寄存器一旦编程，便可通过读命令访问以在链路训练期间驱动MPR比特到DQ总线上。训练程序一般是在基本输入/输出系统(BIOS)存储器装置中存储的软件程序，但它也可在装置硬件内实现。训练程序执行算法，算法确定与每个存储器接口信号相关联的适当定时延迟。

在本发明的实施例中，如下面的表1所示，经MR命令进行MPR模式启用和页面选择：

MR3

表1

根据本发明，页0用于读和写，而页1-3是只读的。页0中的任何MPR位置（即，MPR0 –MPR3）可通过三个读出模式（即，串行、并行或交错）的任何模式读取；页1、2、3支持串行读出模式。

在上电后，MPR页0的内容可包括如表2中定义的默认值。在MPR写命令由存储器控制器102发出时，MPR页0是可写的。在一些实施例中，除非MPR写命令已发出，否则，列104的DRAM装置104-1、104-2...104-n和列106的DRAM装置106-1、106-2...106-n保持下面的默认值。

MPR页0（训练模式）


			BA1:BA0	00=MPR0	0101 0101
BA1:BA0	01=MPR1	0011 0011
			BA1:BA0	10=MPR2	0000 1111
BA1:BA0	11=MPR3	0000 0000

表2

如下所述，本发明的实施例允许独特的32比特模式存储用于列(rank)上的每个DRAM装置，从而使得数据总线训练能够并行进行。此外，本发明的实施例为系统BIOS提供列上每DRAM装置32比特的存储用于存储诸如MR值的代码，或者用于其它用途（例如，要由BIOS过程使用的临时暂存存储）。

图2是根据本发明的一实施例，用于将MPR编程的过程的流程图。如本文中所述的流程图提供各种过程动作序列的示例。虽然以特定顺序或次序示出，但除非另有指定，否则，能够修改动作的次序。因此，所示实现只应理解为示例，并且所示过程能够以不同次序执行，以及一些动作可并行执行。另外，在本发明的各种实施例中能够省略一个或更多个动作；因此，并非在每个实现中要求所有动作。其它过程流程是可能的。

过程200包括用于在系统DRAM存储器上执行写均衡(write leveling)操作的操作，202。写均衡操作包括写测试，它测试存储器系统准确写信息的能力（例如，抗扭斜和将DQ选通脉冲(DQS)的定时与时钟关系匹配）。

对列上的DRAM装置启用PDA，204。在一些实施例中，使用MR[x]地址比特“A[y]=1b”（例如，MR3比特“A4=1b”）启用PDA模式。这是PDA模式中允许的MRS命令，其中DQ=0发送到要使用MPR命令编程的装置。在PDA模式中，通过DQ0来使所有MRS命令合格。通过如图3A-3B所示和如下所述使用DataQ选通脉冲信号(DQS_c)和DataQ测试选通脉冲信号(DQS_t)，DRAM装置捕捉DQ0。如果DQ0的值为0，则DRAM执行MRS命令；如果DQ0的值为1，则DRAM忽略MRS命令。控制器可用于驱动所有DQ比特。

写命令被发出以便将页0中的MPR位置编程，206。组地址比特BA1和BA0指示MPR位置，并且地址比特A[7:0]包括用于指定MPR位置的内容。在一些实施例中，在PDA模式期间只允许MRS命令。

通过将MR3地址比特编程为“A2=1b”，在发出所述写命令后禁用MPR操作，208。这是MRS命令，并且对于在操作204中置于MPR操作中的装置，DQ0可设为0。通过设置MR[x]地址比特“A[y]=0b”（例如，MR3比特“A4=0b”），退出PDA模式，210。

图3A是根据本发明的一实施例，DRAM存储器进入MPR模式以将MPR编程的定时图。图300示出用于DRAM存储器装置内各种信号的定时。在图300中，通过设置MRx地址比特“A[y]=1b”（例如，MR3比特“A4=1b”），启用PDA模式。

在PDA模式中，通过DQ0来使所有MRS命令合格。通过如图300所示使用DataQ选通脉冲信号(DQS_c)和DataQ测试选通脉冲信号(DQS_t)，DRAM装置捕捉DQ0。

在此图中，在PDA模式的模式寄存器设置命令周期时间示为包括附加等待时间(AL)（即，内部延迟）、列地址选通脉冲写等待时间(CWL)及用于PDA的模式寄存器设置命令周期时间(tMRD_PDA)，CWL指示在写命令的注册与数据的第一比特的可用之间时钟周期的数量。因此，在两个MRS命令（示为MRS命令302和304）之间的最小时间是AL + CWL + 3.5 CK周期 + tMRD_PDA。

对于DDR3，动态ODT (RTT_WR)允许DRAM在WRITE命令期间更改ODT值而无需DMRS命令。然而，图300是用于与提议的DDR4规范一致的DRAM的定时图，并且示出以下模式寄存器设置：

RTT_PARK MR 5 {A8:A6} = 启用

RTT_NOM MR 1 {A9:A6:A2} = 启用

在RTT_NOM期间，数据终止由ODT信号和下面表3中所述的定时参数控制。在如定时图300中所示的系统操作期间，当ODT信号不活动或者在解除主张(de-asserted)状态中时，第一ODT值(RTT_PARK)应用到目标装置；在ODT信号被主张(asserted)时，第二ODT值(RTT_NOM)只应用到非目标列。

表3

图3B是根据本发明的一实施例，DRAM存储器退出MPR模式以将MPR编程的定时图。图350示出用于DRAM存储器装置内各种信号的定时。在图350中，通过设置MRx比特“Ay=0b”（例如，MR3比特“A4=0b”），DRAM从PDA模式移除；所述命令在图中示为命令351并且具有DQ0=0（在AL+CWL的延迟后）。

在MRS命令发出时，将DRAM从每DRAM可寻址性模式移除可要求将整个MR3编程。由于退出命令发送到列，因此，这可影响列内编程的一些每DRAM值。为避免此类情况，在一些实施例中，所述“Ay”比特（例如“A4”）定位在没有任何“每DRAM可寻址性”模式控制的模式寄存器中。

图4是根据本发明的一实施例，用于将MPR编程的过程的流程图。过程400包括用于对列中的所有DRAM装置启用PDA模式的操作，402。启用MPR页0操作模式（即，使用MR3 A2=1和A1:A0 = 00 (page0)，如上所述），404。在一些实施例中，由于列中的所有DRAM装置在PDA模式中，因此，可为DRAM装置执行MPR的选择性启用；在其它实施例中，在发出MPR写时，对MPR启用所有DRAM装置，并且可进行写数据的控制。发出写命令以便在页0中将MPR位置编程，406（即，组地址比特BA1和BA0指示MPR位置，并且地址比特A[7:0]包括用于指定MPR位置的内容）。

通过将MR3地址比特编程为“A2=1b”，在发出所述写命令后禁用MPR操作，408。对列中DRAM装置禁用PDA模式，410。如果要将列中的其它DRAM装置编程，412，则重复过程400。

因此，过程400确保在PDA模式期间只发送MRS命令。用于MPR编程的写命令进入列上的所有装置。为在MPR模式中的装置进行MPR编程。不在MPR模式中的装置仍接收来自操作406的所述写命令，但在命令后无数据，这是因为MPR页仍关闭，因此，DRAM忽略写命令。

图5是利用本发明的一实施例的装置的框图。计算装置500表示移动计算装置，如计算平板、移动电话或智能电话、启用无线的电子阅读器或其它无线移动装置。将理解的是，某些组件是一般地示出，并且并非此类装置的所有组件在装置500中示出。

装置500包括执行装置500的主要处理操作的处理器510。处理器510能够包括一个或更多个物理装置，如微处理器、应用处理器、微控制器、可编程逻辑装置、处理核或其它处理部件。处理器510执行的处理操作包括在其上执行应用和/或装置功能的操作平台或操作系统的执行。处理操作包括关于与人类用户或者与其它装置的I/O（输入/输出）的操作、关于功率管理的操作和/或关于将装置500连接到另一装置的操作。处理操作也可包括与音频I/O和/或显示器I/O有关的操作。

在一个实施例中，装置500包括音频子系统520，子系统520表示与提供音频功能到计算装置相关联的硬件（例如，音频硬件和音频电路）和软件（例如，驱动程序、编解码器）组件。音频功能能够包括扬声器和/或耳机输出及经上述任何音频插孔的麦克风输入。用于此类功能的装置能够集成到装置500中，或者连接到装置500。在一个实施例中，通过提供由处理器510接收和处理的音频命令，用户与装置500交互。

显示子系统530表示提供视觉和/或触觉显示以便用户与计算装置交互的硬件（例如，显示装置）和软件（例如，驱动程序）组件。显示子系统530包括显示接口532，显示接口532包括用于向用户提供显示的特定屏幕或硬件装置。在一个实施例中，显示接口532包括独立于处理器510，执行与显示有关的至少一些处理的逻辑。在一个实施例中，显示子系统530包括提供输出和输入到用户的触摸屏装置。

I/O控制器540表示与同用户的交互有关的硬件装置和软件组件。I/O控制器540能够操作以管理作为音频子系统520和/或显示子系统530的一部分的硬件。另外，I/O控制器540示出用于连接到装置500的另外装置的连接点，用户可能通过它与系统交互。例如，能够附连到装置500的装置可能包括麦克风装置、扬声器或立体声系统、视频系统或其它显示装置、键盘或小键盘装置或用于与诸如读卡器或其它装置的特定应用一起使用的其它I/O装置。

如上所提及的一样，I/O控制器540能够与音频子系统520和/或显示子系统530交互。例如，通过麦克风或其它音频装置的输入能够提供用于装置500的一个或更多个应用或功能的输入或命令。另外，能够替代或附加于显示输出而提供音频输出。在另一示例中，如果显示子系统包括触摸屏，则显示装置也充当输入装置，它能够至少部分由I/O控制器540管理。装置500上也能够有另外的按钮或开关以提供I/O控制器540管理的I/O功能。

在一个实施例中，I/O控制器540管理诸如加速计、相机、光传感器或其它环境传感器或装置500中能够包括的其它硬件。输入能够是直接用户交互的一部分以及是提供环境输入到系统以影响其操作（如过滤噪声，为亮度检测调整显示器，为相机应用闪光灯或其它特征）。

存储器子系统560包括用于在装置500中存储信息的存储器装置。存储器能够包括非易失性（如果存储器装置的功率中断，则状态不更改）和/或易失性（如果存储器装置的功率中断，则状态不确定）存储器装置。存储器560能够存储应用数据、用户数据、音乐、照片、文档或其它数据及与系统500的应用和功能的执行有关的系统数据（无论长期还是暂时）。所述存储器装置能够具有跨DRAM列的MPR，以便具有经如上所述PDA模式编程的不同值。

连接性570包括硬件装置（例如，无线和/或有线连接器和通信硬件）和软件组件（例如，驱动程序、协议栈）以允许装置500与外部装置进行通信。装置能够是诸如其它计算装置、无线接入点或基站的单独的装置及诸如头戴式送受话器、打印机或其它装置的外围。

连接性570能够包括多个不同类型的连接性。概括而言，装置500示为具有蜂窝连接性572和无线连接性574。蜂窝连接性572通常指由无线载波提供的蜂窝网络连接性，如经GSM（全球移动通信系统）或变化或衍生、CDMA（码分多址）或变化或衍生、TDM（时分复用）或变化或衍生或其它蜂窝服务标准提供。无线连接性574指不是蜂窝的无线连接性，并且能够包括个人区域网络（如蓝牙）、局域网（如WiFi）和/或广域网（如WiMAX）或其它无线通信。

外围连接580包括硬件接口和连接器及形成外围连接的软件组件（例如，驱动程序、协议栈）。将理解的是，装置500能够是到其它计算装置的外围装置（“至”582）以及具有连接到其的外围装置（“来自”584）。装置500通常具有“对接”连接器以连接到其它计算装置，以便实现诸如管理装置500上的内容的目的（例如，下载和/或上载，更改，同步）。另外，对接连接器能够允许装置500连接到某些外围，这些外围允许装置500控制例如到视听或其它系统的内容输出。

除了专有对接连接器或其它专有连接硬件外，装置500能够经普通或基于标准的连接器形成外围连接580。普通类型能够包括通用串行总线(USB)连接器（它能够包括多个不同硬件接口的任何接口）、包括MiniDisplayPort (MDP)的DisplayPort、高清晰多媒体接口(HDMI)、Firewire或其它类型。

上面称为本文中所述过程、服务器或工具的各种组件可以是用于执行所述功能的部件。本文中所述每个组件包括软件或硬件或这些的组合。每个及所有组件可实现为软件模块、硬件模块、专用硬件（例如，应用特定硬件、ASIC、DSP等）、嵌入式控制器、硬连线电路、硬件逻辑等。软件内容（例如，数据、指令、配置）可经包括非暂时性有形计算机或机器可读存储媒体的制品提供，媒体提供表示能够执行的指令的内容。内容可导致计算机执行本文中所述各种功能/操作。

计算机可读非暂时性存储媒体包括提供（即，存储和/或传送）计算机（例如，计算装置、电子系统等）可访问形式的信息的任何机制，如可记录/非可记录媒体（例如，只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储媒体、光存储媒体、闪存装置等）。内容可直接可执行（“对象”或“可执行”形式）、源代码或差分码（“delta”或“补丁”码）。计算机可读非暂时性存储媒体也可包括存储装置或数据库，内容能够从所述存储装置或数据库下载。所述计算机可读媒体也可包括在销售或交付时上面存储有内容的装置或产品。因此，可将交付具有存储内容的装置或者提供内容用于通过通信媒体下载理解为提供具有本文中所述此类内容的制品。

Claims

1.一种用于对多用途寄存器MPR进行编程的方法，包括：

启用每DRAM可寻址性PDA模式用于对列中的一个或更多个动态随机存取存储器DRAM装置编程；

对于所述一个或更多个DRAM装置启用多用途寄存器MPR编程模式；以及

对于所述一个或更多个DRAM装置的每个装置，将数据写到多用途寄存器MPR。

2.如权利要求1所述的方法，其中对多个DRAM装置启用所述MPR编程模式，并且低于每个DRAM装置写到所述MPR的所述数据包括不同值。

3.如权利要求2所述的方法，其中写到所述MPR的所述数据包括DRAM写训练数据，并且所述方法还包括：

对所述DRAM装置并行执行写训练过程。

4.如权利要求1所述的方法，还包括：

接收来自基本输入/输出系统BIOS的要写到所述MPR的所述数据。

5.如权利要求1所述的方法，还包括：

对所述列中的所有DRAM装置启用PDA模式。

6.如权利要求1所述的方法，还包括：

接收在命令/地址C/A总线上的数据以便将数据写到所述MPR。

7.一种用于对多用途寄存器MPR进行编程的系统，包括：

处理核；

存储器，包括具有多个DRAM装置的动态随机存取存储器DRAM列；以及

存储器控制器，用于：

启用每DRAM可寻址性PDA模式以便将一个或更多个所述DRAM装置编程；

对所述一个或更多个DRAM装置启用多用途寄存器MPR编程模式；以及

8.如权利要求7所述的系统，其中对多个DRAM装置启用所述MPR编程模式，并且对于每个DRAM装置写到所述MPR的所述数据包括不同值。

9.如权利要求8所述的系统，其中写到所述MPR的所述数据包括DRAM写训练数据，并且所述存储器控制器还用于：

对所述DRAM装置并行执行写训练过程。

10.如权利要求7所述的系统，所述存储器控制器还用于：

11.如权利要求7所述的系统，所述存储器控制器还用于：

对所述列中的所有DRAM装置启用PDA模式。

12.如权利要求7所述的系统，所述存储器控制器还用于：

接收在命令/地址C/A总线上的数据以便将数据写到所述MPR。

13.一种用于对多用途寄存器MPR进行编程的设备，包括：

动态随机存取存储器DRAM列，其包括多个DRAM装置；以及

逻辑，用于：

14.如权利要求13所述的设备，其中对多个DRAM装置启用所述MPR编程模式，并且对于每个DRAM装置写到所述MPR的所述数据包括不同值。

15.如权利要求14所述的设备，其中写到所述MPR的所述数据包括DRAM写训练数据，并且所述逻辑还用于：

对所述DRAM装置并行执行写训练过程。

16.如权利要求13所述的设备，所述逻辑还用于：

17.如权利要求13所述的设备，所述逻辑还用于：

对所述列中的所有DRAM装置启用PDA模式。

18.如权利要求13所述的设备，所述逻辑还用于：

接收在命令/地址C/A总线上的数据以便将数据写到所述MPR。