TW201346546A - 透過每個動態隨機存取記憶體的定址能力模式之多用途暫存器編程 - Google Patents

透過每個動態隨機存取記憶體的定址能力模式之多用途暫存器編程 Download PDF

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Abstract

本發明說明了一種使用每個DRAM定址能力(PDA)將動態隨機存取記憶體(DRAM)裝置的各多用途暫存器(MPR)編程之設備、系統及方法之實施例。本發明之實施例可為一記憶體排上的每一DRAM裝置儲存唯一的32位元型樣，因而能夠平行地執行資料匯流排訓練。此外，本發明之實施例針對一記憶體排上的每一DRAM裝置而將32位元儲存提供給系統BIOS，以供儲存諸如MR值等的碼，或供用於任何其他用途(例如，BIOS程序將要使用的暫用儲存器)。

Description

透過每個動態隨機存取記憶體的定址能力模式之多用途暫存器編程
本發明之實施例係大致有關計算裝置，且尤係有關使用每個動態隨機存取記憶體定址能力(Per DRAM Addressability；簡稱PDA)將一DRAM裝置之多用途暫存器(Multi-Purpose Register；簡稱MPR)編程。
動態隨機存取記憶體(Dynamic Random Access Memory；簡稱DRAM)裝置包含多用途暫存器(MPR)；這些暫存器被DRAM製造商之供應商編程為特定值，且在先前技術中，這些暫存器無法被(覆)寫為其他值。目前需要一種使用現有的DRAM邏輯將該等MPRs編程之程序，使諸如基本輸入/輸出系統(Basic Input/Output System；簡稱BIOS)及鏈路訓練(link training)等的程序可以一種更有效率之方式將該等MPRs用於執行。
100‧‧‧系統記憶體
102‧‧‧記憶體控制器
104,106‧‧‧記憶體排
104-1~104-n,106-1~106-n‧‧‧動態隨機存取記憶體裝置
302,304‧‧‧模式暫存器集命令
500‧‧‧計算裝置
510‧‧‧處理器
520‧‧‧音訊子系統
530‧‧‧顯示子系統
532‧‧‧顯示介面
540‧‧‧輸入/輸出控制器
550‧‧‧電源管理
560‧‧‧記憶體子系統
570‧‧‧連接
572‧‧‧細胞式連接
574‧‧‧無線連接
580‧‧‧周邊連接
前文之說明包含針對本發明實施例的實施而以舉例方式提供的圖式之說明。應以舉例之方式而非以限制之方式理解該等圖式。在本說明書的用法中，提及一或多個"實施例"時，將被理解為描述被包含在本發明的至少一實施例中之一特定的特徵、結構、或特性。因此，本說明書中出現的諸如"在一實施例中"或"在一替代實施例中"等辭語將描述本發明各實施例及實施方式，且不必然都參照到相同的實施例。然而，該等實施例也不必然是互斥的。
第1圖是利用本發明的一實施例的一系統記憶體的各組件之一方塊圖。
第2圖是根據本發明的一實施例而將多用途暫存器(MPRs)編程的一程序之一流程圖。
第3A圖是根據本發明的一實施例而進入每個DRAM定址能力(PDA)模式將MPRs編程的一DRAM記憶體之一時序圖。
第3B圖是根據本發明的一實施例而退出PDA模式的一DRAM記憶體之一時序圖。
第4圖是根據本發明的一實施例而將MPRs編程的一程序之一流程圖。
第5圖是利用本發明的一實施例的一裝置之一方塊圖。
前文中已提供了對某些細節及實施例之說 明，其中包括對可示出前文中述及的某些或全部實施例的該等圖式之說明，且前文中也說明了本說明書中提供的本發明觀念之其他可能實施例或實施方式。前文中提供了本發明的實施例之一概要，且接著參照該等圖式而提供了更詳細的說明。
本發明說明了一種使用每個DRAM定址能力(PDA)將動態隨機存取記憶體(DRAM)裝置的各多用途暫存器(MPR)編程之設備、系統及方法之實施例。在下文的說明中，述及了許多特定細節，以便提供對該等實施例的徹底了解。然而，熟悉相關技術者將可了解：可在沒有這些特定細節的情形下，或以其他的方法、組件、材料等的方式，實施本發明所述之該等技術。在其他的情形中，並未詳細示出或說明習知的結構、材料、或操作，以避免模糊了某些觀點。
第1圖是利用本發明的一實施例的一系統記憶體的各組件之一方塊圖。系統記憶體100包括記憶體控制器102，用以控制對記憶體排104及106之存取。在其他實施例中，該記憶體控制器被包括在一系統處理器封裝中。每一排可包括複數個DRAM裝置(例如，排104包括裝置104-1、104-2、…104-n；排106包括裝置106-1、106-2、…106-n)。
在符合雙倍資料速率規格3(Double Data Rate specification 3；簡稱DDR3)(由JEDEC JESD79-3所界定)之DRAM裝置中，各模式暫存器(mode register)被一記憶體控制器編程，而提供了具有有效記憶庫(bank)位址之一模式暫存器集(Mode Register Set；簡稱MRS)命令。該該記憶體控制器進一步在位址輸入上觸發晶片選擇低位準信號及適用的資料，例如，記憶庫位址位元BA[3：0]被用來選擇該DRAM內之個別模式暫存器；位址位元A[15：0]被用來作為將被編程的實際暫存器內容之運算元(operand)。上述程序受限於：一記憶體排的所有模式暫存器是以相同的資料編程(例如，系統記憶體100符合DDR3，則記憶體排104的DRAM裝置104-1至104-n之所有模式暫存器被編程為具有相同的值，且其他的記憶體排的各DRAM裝置之所有模式暫存器將依此類推)。
建議之DDR4規格將可替代地利用每一DRAM之選通(strobe)及資料輸入/輸出(I/O)線(例如，DQ[0])，而容許由主機系統唯一地將各DRAM裝置編程。在本發明中，一記憶體排的各DRAM裝置之唯一編程被稱為每個DRAM定址能力(PDA)。
一PDA程序可包括將DRAM置於PDA模式(亦即，類似於前文所述之DDR3 MRS功能)且使用MRS命令、位址輸入、及DQ[0]而將各唯一的DRAM裝置編程之操作。當系統記憶體100符合建議之DDR4規格時，PDA可被用來諸如將與特定記憶體排上的各DRAM 裝置(例如，排104之裝置104-1、104-2、…104-n；排106之裝置106-1、106-2、…106-n)有關的不同之晶片內置終止(On-Die Termination；簡稱ODT)或Vref值編程。
在本發明的該實施例中，記憶體排104及106中之每一DRAM裝置包括被用於DQ位元型樣儲存之四個8位元的可編程多用途暫存器(MPR)。符合建議的DDR4規格之DRAM裝置包括四頁的MPR暫存器。在某些實施例中，頁0包括被用於DQ位元型樣儲存之四個8位元的可編程MPRs。
在本發明的各實施例中，使用命令/位址(Command/Address；簡稱C/A)匯流排將該等MPRs編程。這些暫存器一旦被編程之後，將被以讀取命令存取，而在鏈路訓練期間將該等MPR位元驅動到DQ匯流排。該訓練程式通常是被儲存在一基本輸入/輸出系統(BIOS)記憶體裝置中之一軟體程式，但是亦可在裝置硬體內實施該訓練程式。該訓練程式執行一演算法，用以決定與每一記憶體介面信號相關聯的適當之時序延遲(timing delay)。
在本發明的各實施例中，經由下表1所示之各MR命令而執行MPR模式啟用及頁選擇：
在本發明的各實施例中，頁0是用於讀取及寫入，而頁1-3是唯讀。可經由三種讀出模式(亦即，串列、平行、或交錯(staggered)中之任一讀出模式讀取頁0中之任何MPR位置(亦即，MPR0-MPR3)；頁1、2、3支援串列讀出模式(serial readout mode)。
在電力開啟(power-up)之後，MPR頁0之內容可包括表2中界定之一些內定值。當記憶體控制器102發出一MPR寫入命令時，可寫入MPR頁0。在某些實施例中，除非一MPR寫入命令被發出，否則記憶體排104之DRAM裝置104-1、104-2、...104-n及記憶體排106之DRAM裝置106-1、106-2、...106-n保留下表所示之該等內定值。
如將於下文中所述的，本發明之實施例可為一記憶體排上的每一DRAM裝置儲存唯一的32位元型樣，因而能夠平行地執行資料匯流排訓練。此外，本發明之實施例提供一記憶體排上的每一DRAM裝置之32位元儲存，以供系統BIOS儲存諸如MR值等的碼，或供用於其他用途(例如，BIOS程序將要使用的暫用儲存器)。
第2圖是根據本發明的一實施例而將MPRs編程的一程序之一流程圖。本發明所示之各流程圖提供了各程序行動的順序例子。雖然係按照一特定的順序或次序示出，但是除非另有指定，否則可修改該等行動的該順序。因此，所示之實施方式應被理解為只是例子，且可按照不同的順序執行該等所示之程序，且可平行地執行某些行動。此外，在本發明的各實施例中，可省略一或多個行動；因此，並非所有的行動在每一實施例都是必須的。其他的流程也是可能的。
程序200包括用來對系統DRAM記憶體執行寫入均衡(write leveling)操作之操作202。寫入均衡操作包含一寫入測試，用以測試記憶體系統精確地寫入資訊 的能力(例如，偏移校正(de-skew)以及匹配DQ選通(DQ Strobe；簡稱DQS)至時脈關係之時序)。
在操作204中，啟用一記憶體排上的各DRAM裝置之PDA。在某些實施例中，使用MR[x]位址位元"A[y]=1b"(例如，MR3位元"A[4]=1b")而啟用PDA模式。其為在PDA模式中以DQ=0而允許的一MRS命令，且該MRS命令被傳送到將使用MPR命令編程之各裝置。在PDA模式中，以DQ0授權予所有的MRS命令。如第3A-3B圖所示，且如將於下文中所述的，各DRAM裝置使用DataQ選通信號(DQS_c)及DataQ測試選通信號(DQS_t)而擷取DQ0。如果DQ0的值是0，則DRAM執行該MRS命令；如果DQ0上的的值是1，則該DRAM忽略該MRS命令。該控制器可被用來驅動所有的DQ位元。
在操作206中，寫入命令被發出，而將頁0中之MPR位置編程。記憶庫位址位元BA1及BA0指示MPR位置，且位址位元A[7：0]包含該被指定的MPR位置之內容。在某些實施例中，只有在PDA模式期間允許MRS命令。
在操作208中，在發出該寫入命令之後，藉由將MR3位址位元編程為"A2=1b"，而停用MPR操作。其為一MRS命令，且可針對在操作204中被置於MPR操作的各裝置而將DQ0設定為0。在操作210中，藉由設定MR[x]位址位元"A[y]=0b"(例如，MR3位元"A4=0b")， 而退出PDA模式。
第3A圖是根據本發明的一實施例而進入PDA模式將MPRs編程的一DRAM記憶體之一時序圖。圖形300示出一DRAM記憶體裝置內之各信號的時序。在圖形300中，藉由設定MR[x]位元"A[y]=1b"(例如，MR3位元"A[4]=1b")，而啟用PDA模式。
在PDA模式中，以DQ0授權予所有的MRS命令。如圖形300所示，各DRAM裝置使用DataQ選通信號(DQS_c)及DataQ測試選通信號(DQS_t)而擷取DQ0。
在該圖形中，示出PDA模式中之模式暫存器集命令週期(command cycle)時間包含：附加延遲(Additive Latency；簡稱AL)(亦即，內部延遲(internal delay))；行位址選通寫入延遲(Column Address Strobe Write Latency；簡稱CWL)，用以指示登記一寫入命令與可使用資料的第一位元間之時脈週期數；以及該PDA之模式暫存器集命令週期時間(tMRD_PDA)。因此，兩個MRS命令(示為MRS命令302及304)間之最短時間是AL+CWL+3.5時脈(CK)週期+tMRD_PDA。
對於DDR3而言，動態ODT(RTT_WR)可讓DRAM在無須MRS命令的情形下於一寫入命令期間改變ODT值。然而，圖形300是符合建議的DDR4規格的DRAM之一時序圖，且示出下列模式暫存器設定： RTT_PARK MR5{A8：A6}=Enable(啟用)
RTT_NOM MR1{A8：A6：A2}=Enable(啟用)
在RTT_NOM期間，ODT信號控制資料終止，且時序參數將述於下表3。在時序圖300所示之系統操作期間，當ODT信號是非現用且處於"停止觸發狀態時，第一ODT值(RTT_PARK)被施加到各目標裝置；當該ODT信號被觸發時，第二ODT值(RTT_NOM)只被施加到非目標記憶體排。
第3B圖是根據本發明的一實施例而退出PDA模式將MPRs編程的一DRAM記憶體之一時序圖。圖形350示出一DRAM記憶體裝置內之各信號的時序。在圖形350中，藉由設定MRx位元"Ay=0b"(例如，MR3位元"A4=0b")，而使該DRAM離開PDA模式；該圖形中將該命令示為命令351，且DQ0=0(在AL+CWL的延遲之後)。
使一DRAM離開每個DRAM定址能力模式時，可能需要在發出該MRS命令時將整個MR3編程。因 而可能影響到一記憶體排內被編程的某些每個DRAM值，這是因為該退出命令被傳送到該記憶體排。為了避免此種情形，在某些實施例中，該"Ay"位元(例如，"A 4")被設置在沒有任何"每個DRAM定址能力"模式控制的一模式暫存器中。
第4圖是根據本發明的一實施例而將MPRs編程的一程序之一流程圖。程序400包括用來啟用一記憶體排中之所有DRAM裝置的PDA模式之操作402。在操作404中，啟用MPR頁0操作模式(亦即，如前文所述，使用MR3 A2=1及A1：A0=00(頁0))。在某些實施例中，因為該記憶體排中之所有DRAM裝置都處於PDA模式，所以可執行該等DRAM裝置的MPR之選擇性啟用；在其他實施例中，啟用所有DRAM之MPR，且在發出MPR寫入時，可執行寫入資料的控制。在操作406中，發出寫入命令，而將頁0中之各MPR位置編程(亦即，記憶庫位址位元BA1及BA0指示MPR位置，且位址位元A[7：0]包含該被指定的MPR位置之內容)。
在操作408中，藉由將MR3位址位元編程為"A2=1b"，而在發出該寫入命令之後停用MPR操作。在操作410中，停用該等DRAM裝置之PDA模式。在操作412中，如果該記憶體排中之其他DRAM裝置要被編程，則重複程序400。
因此，程序400保證在PDA模式期間只有MRS命令被傳送。用於MPR編程之寫入命令被傳送到一 記憶體排上的所有裝置。對處於MPR模式的各裝置執行該MPR編程。並非處於MPR模式的各裝置仍然自操作406接收該寫入命令，但是該命令之後並無接續的資料，這是因為MPR頁仍然是關閉的，因而該DRAM忽略該寫入命令。
第5圖是利用本發明的一實施例的一裝置之一方塊圖。計算裝置500代表諸如一計算平板、一行動電話或智慧型手機、一具有無線功能的(wireless-enabled)電子書閱讀器、或其他無線行動裝置等的一行動計算裝置。我們將可了解：大致示出了該等組件中之某些組件，且裝置500中並未示出該裝置的所有組件。
裝置500包括處理器510，用以執行裝置500的主要處理操作。處理器510可包括諸如微處理器、應用處理器、微控制器、可程式邏輯裝置、處理器核心、或其他處理機構等的一或多個實體裝置。處理器510執行之處理操作包括在其上執行應用程式及/或裝置功能的一作業平台或作業系統之執行。該等處理操作包括與使用者或其他裝置間之輸入/輸出(Input/Output；簡稱I/O)有關之操作、與電源管理有關之操作、及/或與將裝置500連接到另一裝置有關之操作。該等處理操作亦可包括與音訊I/O或顯示I/O有關之操作。
在一實施例中，裝置500包含音訊子系統520，該音訊子系統520代表與將音訊功能提供給該計算裝置相關聯的硬體(例如，音訊硬體及音訊電路)及軟體 (例如，驅動程式、編碼解碼器)組件。音訊功能可包括經由前文所述之任何音訊插孔之喇叭及/或耳機輸出、以及麥克風輸入。用於此類功能之裝置可被整合到裝置500，或可被連接到裝置500。在一實施例中，使用者提供被處理器510接收及處理之音訊命令，而與裝置500互動。
顯示子系統530代表將視覺及/或觸覺顯示提供給使用者而與該計算裝置互動之硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件。顯示子系統530包括顯示介面532，該顯示介面532包括被用來將一顯示器提供給使用者之特定螢幕或硬體裝置。在一實施例中，顯示介面532包括與處理器510分離且被用來執行與顯示有關的至少某些處理之邏輯。在一實施例中，顯示子系統530包括將輸出及輸入提供給使用者的一觸控式螢幕裝置。
I/O控制器540代表與使用者互動有關之硬體裝置及軟體組件。I/O控制器540可操作而管理係為音訊子系統520及/或顯示子系統530的一部分之硬體。此外，I/O控制器540示出了使用者可用來與該系統互動的連接到裝置500的一些額外的裝置之一連接點。例如，可被連接到裝置500的裝置可包括麥克風裝置、喇叭或立體聲系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置、或諸如讀卡機或其他裝置等的配合特定應用而使用之其他I/O裝置。
如前文所述，I/O控制器540可與音訊子系統520及/或顯示子系統530互動。例如，利用麥克風或其他音訊裝置之輸入可將輸入或命令提供給裝置500的一或多個應用程式或功能。此外，可以替代或補充顯示輸出之方式提供音訊輸出。在另一例子中，如果顯示子系統包括一觸控式螢幕，則該顯示子系統亦可被用來作為至少部分地可被I/O控制器540管理之一輸入裝置。裝置500上亦可設有一些額外的按鈕或開關，以便提供被I/O控制器540管理之一些I/O功能。
在一實施例中，I/O控制器540管理諸如加速度計(accelerometer)、相機、光感測器或其他環境感測器、或可被包括在裝置500中之其他硬體等的裝置。該輸入可以是使用者直接互動的一部分，且將環境輸入提供給該系統，以便影響其操作(例如，對雜訊的濾波、針對亮度偵測而調整顯示器、使用相機的閃光燈、或其他功能)。
記憶體子系統560包括用來儲存裝置500中之資訊的記憶體裝置。記憶體可包括非揮發性(狀態在記憶體裝置的電力被中斷時不會改變)及/或揮發性(狀態在記憶體裝置的電力被中斷時是不定的)記憶體裝置。記憶體560可儲存應用資料、使用者資料、音樂、照片、文件或其他資料、以及與裝置500的應用程式及功能的執行有關之(長期或暫時性)系統資料。該等記憶體裝置能夠以前文所述之方式使一DRAM記憶體排上的各MPRs經由 PDA模式編程而具有不同的值。
連接570包括使裝置500能夠與外部裝置通訊之硬體裝置(例如，無線及/或有線連接器及通訊硬體)以及軟體組件(例如，驅動程式、協定堆疊)。該裝置可以是諸如其他計算裝置、無線存取點或基地台等的獨立裝置、以及諸如耳機、印表機、或其他裝置等的周邊裝置。
連接570可包括多種不同類型的連接。為了普遍化，以細胞式連接572及無線連接574解說裝置500。細胞式連接572通常參照到由各無線通訊業者(wireless carrier)提供的細胞式網路連接，例如，經由全球行動通訊系統(Global System for Mobile communication；簡稱GSM)或變形或衍生標準、劃碼多向近接(Code Division Multiple Access；簡稱CDMA)或變形或衍生標準、分時多工(Time Division Multiplexing；簡稱TDM)或變形或衍生標準、或其他的細胞式服務標準提供的細胞式網路連接。無線連接574參照到非細胞式的無線連接，且可包括個人區域網路(諸如藍牙)、區域網路(諸如Wi-Fi)、及/或廣域網路(諸如WiMax)、或其他無線通訊。
周邊連接580包括硬體介面及連接器、以及用來進行周邊連接之軟體組件(例如，驅動程式、協定堆疊)。我們應可了解：裝置500可以是其他計算裝置之一周邊裝置("至"582)，且可具有與其連接之周邊裝置(" 來自" 584)。裝置500通常具有一"擴充基座"連接器，用以連接到其他計算裝置，以供諸如管理(例如，下載及/或上傳、改變、同步)裝置500上的內容。此外，擴充基座連接器(docking connector)可讓裝置500連接到某些周邊裝置，因而可讓裝置500控制至諸如視聽系統或其他系統之內容輸出。
除了一專屬擴充基座連接器或其他專屬連接硬體之外，裝置500可經由共同或標準式連接器而進行周邊連接580。共同類型可包括通用序列匯流排(Universal Serial Bus；簡稱USB)連接器(可包括一些不同的硬體介面中之任何硬體介面)、其中包括MiniDisplayPort(MDP)之DisplayPort、高解析多媒體介面(High Definition Multimedia Interface；簡稱HDMI)、Firewire、或其他類型。
本說明書前文中被稱為程序、伺服器、或工具之各種組件可以是用來執行所述功能之裝置。本發明述及的每一組件包括軟體、硬體、或以上各項之組合。可將每一及所有組件實施為軟體模組、硬體模組、特殊用途硬體(例如，特定應用硬體、特定應用積體電路(ASIC)、及數位信號處理器(DSP)等的特殊用途硬體)、嵌入式控制器、固線式(hardwired)電路、硬體邏輯等的組件。可經由用來提供代表可被執行的指令的內容且包括非暫時性之實體電腦或機器可讀取的儲存媒體之製品而提供軟體內容(例如，資料、指令、組態設定)。該 內容可導致一電腦執行本發明中述及的各種功能/操作。
電腦可讀取的非短暫性儲存媒體包括用來提供(亦即，儲存及/或傳輸)形式為電腦(例如，計算裝置、電子系統等的裝置)可存取的資訊之任何機構，例如，可記錄的/不可記錄的媒體(例如，唯讀記憶體(Read Only Memory；簡稱ROM)、隨機存取記憶體(Random Access Memory；簡稱RAM)、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置等的媒體)。該內容可以是可直接執行檔("物件"或"可執行檔"之形式)、原始碼、或差異碼("差量"或"修補"碼)。電腦可讀取的非短暫性儲存媒體亦可包括可用來下載內容的儲存器或資料庫。該電腦可讀取的媒體亦可包括在銷售或供應時具有被儲存於其上的內容之裝置或產品。因此，供應具有被儲存的內容之裝置或提供經由一通訊媒體而下載之內容可理解為提供具有本發明述及的此種內容之製品。
100‧‧‧系統記憶體
102‧‧‧記憶體控制器
104,106‧‧‧記憶體排
104-1~104-n,106-1~106-n‧‧‧動態隨機存取記憶體裝置

Claims (18)

  1. 一種方法，包含下列步驟：啟用一每個動態隨機存取記憶體定址能力(PDA)模式，而將一記憶體排中之一或多個動態隨機存取記憶體(DRAM)裝置編程；啟用該一或多個DRAM裝置之一多用途暫存器(MPR)編程模式；以及針對該一或多個DRAM裝置中之每一DRAM裝置，將資料寫到一多用途暫存器(MPR)。
  2. 如申請專利範圍第1項之方法，其中為複數個DRAM裝置啟用該MPR編程模式，且針對每一DRAM裝置而被寫到該等MPRs之該資料包含不同的值。
  3. 如申請專利範圍第2項之方法，其中被寫到該等MPRs之該資料包含DRAM寫入訓練資料，且該方法進一步包含下列步驟：平行地執行該等DRAM裝置之一寫入訓練程序。
  4. 如申請專利範圍第1項之方法，進一步包含下列步驟：自一基本輸入/輸出系統(BIOS)接收將要被寫到該MPR的該資料。
  5. 如申請專利範圍第1項之方法，進一步包含下列步驟：為該記憶體排中之所有DRAM裝置啟用PDA模式。
  6. 如申請專利範圍第1項之方法，進一步包含下列步 驟：接收一命令/位址(C/A)匯流排上的資料，而將該資料寫到該MPR。
  7. 一種系統，包含：一處理核心；一記憶體，該記憶體包括具有複數個DRAM裝置之一動態隨機存取記憶體(DRAM)排；一天線，用來接收將被儲存在該記憶體中的資料；以及一記憶體控制器，用以執行下列步驟：啟用一每個動態隨機存取記憶體定址能力(PDA)模式，而將該等DRAM裝置中之一或多個DRAM裝置編程；啟用該一或多個DRAM裝置之一多用途暫存器(MPR)編程模式；以及針對該一或多個DRAM裝置中之每一DRAM裝置，將資料寫到一多用途暫存器(MPR)。
  8. 如申請專利範圍第7項之系統，其中為複數個DRAM裝置啟用該MPR編程模式，且針對每一DRAM裝置而被寫到該等MPRs之該資料包含不同的值。
  9. 如申請專利範圍第8項之系統，其中被寫到該等MPRs之該資料包含DRAM寫入訓練資料，且該記憶體控制器進一步執行下列步驟：平行地執行該等DRAM裝置之一寫入訓練程序。
  10. 如申請專利範圍第7項之系統，其中該記憶體控制器進一步執行下列步驟：自一基本輸入/輸出系統(BIOS)接收將要被寫到該MPR的該資料。
  11. 如申請專利範圍第7項之系統，其中該記憶體控制器進一步執行下列步驟：為該記憶體排中之所有DRAM裝置啟用PDA模式。
  12. 如申請專利範圍第7項之系統，其中該記憶體控制器進一步執行下列步驟：接收一命令/位址(C/A)匯流排上的資料，而將該資料寫到該MPR。
  13. 一種設備，包含：一動態隨機存取記憶體(DRAM)排，該記憶體排包括複數個DRAM裝置；以及用來執行下列步驟之邏輯：啟用一每個動態隨機存取記憶體定址能力(PDA)模式，而將一或多個DRAM裝置編程；啟用該一或多個DRAM裝置之一多用途暫存器(MPR)編程模式；以及針對該一或多個DRAM裝置中之每一DRAM裝置，將資料寫到一多用途暫存器(MPR)。
  14. 如申請專利範圍第13項之設備，其中為複數個DRAM裝置啟用該MPR編程模式，且針對每一DRAM裝置而被寫到該等MPRs之該資料包含不同的值。
  15. 如申請專利範圍第14項之設備，其中被寫到該等MPRs之該資料包含DRAM寫入訓練資料，且該邏輯進一步執行下列步驟：平行地執行該等DRAM裝置之一寫入訓練程序。
  16. 如申請專利範圍第13項之設備，其中該邏輯進一步執行下列步驟：自一基本輸入/輸出系統(BIOS)接收將要被寫到該MPR的該資料。
  17. 如申請專利範圍第13項之設備，其中該邏輯進一步執行下列步驟：為該記憶體排中之所有DRAM裝置啟用PDA模式。
  18. 如申請專利範圍第13項之設備，其中該邏輯進一步執行下列步驟：接收一命令/位址(C/A)匯流排上的資料，而將該資料寫到該MPR。
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