JP2000105644A - バス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 異なる動作電圧のデバイスを容易に接続可能
なバス制御装置の提供。 【解決手段】 第１動作電圧のデバイス５，４ａを接続
するための第１バス３ａ；第１動作電圧と同一又は異な
る第２動作電圧のデバイス４ｂ，６を接続するための第
２バス３ｂ；与えられる制御信号ＢＦＥＮがバス間接続
を指定すると、与えられるデ−タ伝達方向ＢＦＤＩＲに
対応するデ−タの送給方向に第１バス３ａと第２バス３
ｂとを接続する双方向バッファ７；および、前記デバイ
ス５，４ａ，４ｂ，６のそれぞれに宛てた、第１／第２
バス間接続／非接続を指定する制御信号ＢＦＥＮを格納
したレジスタＤ０〜Ｄ３を有し、デバイス指定およびデ
−タ入出力指定に対応して、指定デバイス宛ての制御信
号ＢＦＥＮをレジスタＤ０〜Ｄ３から読出してデ−タ入
出力指定に対応するデ−タ伝達方向ＢＦＤＩＲと共に双
方向バッファ７に与える接続制御手段２；を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デ−タ転送用のバ
スシステムに関し、特に、これに限定する意図ではない
が、ＣＰＵと、それにデ−タを与えたりそれよりデ−タ
を受ける電気装置（デバイス）の複数との間を接続する
バスシステムに関する。例えば、レーザービームプリン
タの、記録用デ−タの入出力部の、バスシステムに用い
られる。

【０００２】

【従来の技術】特開平６−２８３０４号公報には、多く
の電気回路基板を並列接続するためのバスシステムが開
示されている。接続しうる電気回路基板数を増やすため
に、複数の電気回路基板を並列接続しうる単位区間長の
複数のバスが、双方向バッファを順次に介して直列接続
されて長距離バスに形成される。該バスを介しての電気
回路基板間のデ−タ転送のデ−タ転送方向に対応して、
制御回路が、各双方向バッファの信号伝送方向を定め
る。

【０００３】図７に比較的に小規模のバスシステムを示
す。このバスシステムはメモリ等に対してデ−タの読み
書きを行なうものであり、メモリ４ａ，４ｂ，５を主体
とするデバイス群（４ａ〜６）の読み書きを行なうため
のバス（メモリバス）３と、システムＣＰＵ１とのイン
ターフェース機能を備えた、バス制御用の制御ＬＳＩ２
とを含む。メモリバス３には、ＣＰＵ１のプログラムＲ
ＯＭ ５，ＲＯＭ Ａ４ａ，ＲＡＭ Ｂ ４ｂ等、主にメモ
リデバイスが接続される。しかし、メモリに限らず、Ｃ
ＰＵ１あるいはメモリからデ−タを受けたりそれらにデ
−タを与える電気回路も接続されることがある。外部ロ
ジック６は、該電気回路に対応又は相当するデバイスで
ある。

【０００４】

【発明が解決しようとする課題】現在、半導体プロセス
の微細化に伴い、各種メモリの動作電源電圧は３．３Ｖ
化（低電圧化）が図られてきているが、５Ｖ単一電源で
動作するメモリも存在し、システム設計者（制御ボ−ド
設計者）は、各種メモリの単価，供給見通しおよび信頼
性などを考慮し、必要なメモリを選定する。従って、メ
モリバス３上に、３．３Ｖ電源動作のメモリと５Ｖ電源
動作のメモリがメモリバス３上に容易に接続可能なバス
システムの提供が望まれる。これはメモリに限らず、他
のデバイスに関しても同様である。以下においては、説
明を簡単にするため、メモリを例にして説明する。

【０００５】一方、同一バスに、異なった電源動作のメ
モリを単純に接続すると、各メモリの入力絶体最大定格
値や入力レベルの問題があり単純に接続できない。ま
た、バス上に接続する各種メモリの容量を大きく取ろう
とすると、バスに接続されるメモリの個数が増加し、そ
の結果、バスの負荷容量が増大しバスに接続されている
メモリやＬＳＩが、バスを適切なタイミングで使用(ア
クセス)できないという問題が発生する。

【０００６】本発明は、異なる動作電圧のデバイスを容
易に接続可能なバス制御装置を提供することを目的とす
る。

【０００７】

【課題を解決するための技術手段】（１）第１動作電圧
のデバイス(5,4a)を接続するための第１バス(3a)；第１
動作電圧と同一又は異なる第２動作電圧のデバイス(4b,
6)を接続するための第２バス(3b)；与えられる制御信号
(BFEN)がバス間接続を指定すると、与えられるデ−タ伝
達方向(BFDIR)に対応するデ−タの送給方向に第１バス
(3a)と第２バス(3b)とを接続する双方向バッファ(7)；
および、前記デバイス(5,4a,4b,6)のそれぞれに宛て
た、第１／第２バス間接続／非接続を指定する制御信号
(BFEN)を格納したレジスタ(D0〜D3)を有し、デバイス指
定およびデ−タ入出力指定に対応して、指定デバイス宛
ての制御信号(BFEN)をレジスタ(D0〜D3)から読出してデ
−タ入出力指定に対応するデ−タ伝達方向(BFDIR)と共
に前記双方向バッファ(7)に与える接続制御手段(2)；を
備えるバス制御装置(図1)。

【０００８】なお、理解を容易にするためにカッコ内に
は、図面に示し後述する実施例の対応要素又は対応事項
の符号を、参考までに付記した。

【０００９】これによれば、異なる動作電圧のデバイス
は第１バス(3a)と第２バス(3b)に分けて、同一バスには
実質上同一の動作電圧のデバイスを接続して、各デバイ
スの機能を損なうことなく、異なる動作電圧のデバイス
の組込みが可能となる。異なる動作電圧のデバイスも混
合装備しうるので、コスト，納期，供給面などの状況を
考慮して最適なデバイスを選定できる。

【００１０】接続制御手段(2)をＬＳＩに組込むことに
より、周辺に余分な制御回路を必要としない。また最近
はＬＳＩの使用可能な搭載ゲ−ト数は半導体製造プロセ
スの微細化に伴い飛躍的に増加しており、さらにＬＳＩ
パッケージの多ピン化が進んでおり、ＬＳＩの外部に制
御回路を設ける場合と比べて圧倒的に安価に実現でき、
ボ−ド面積の効率的な使用が可能となる。 （２）前記接続制御手段(2)は、前記制御信号(BFEN)を
前記レジスタ(D0〜D3)にプログラマブル(Programmable)
設定可能な機能を備える。

【００１１】これによれば、制御信号(BFEN)をプログラ
ムで制御できるので、たとえば初期は５Ｖ電圧動作のデ
バイスを選定していたが、ある時期３．３Ｖ電圧のデバ
イスに変更する場合でも、該デバイスのバス接続を第１
バスから第２バスに又はその逆に変更し、かつ、レジス
タの制御信号をプログラマブル機能にて変更することに
より、迅速，柔軟に対応できる。 （３）前記接続制御手段(2)はＣＰＵ(1)に接続されて該
ＣＰＵ(1)より、デバイス指定およびデ−タ入出力指定
を受け；前記第１又は第２動作電圧のデバイスには、ブ
−ト(Boot)時のＣＰＵ駆動用プログラムデ−タを格納し
たメモリデバイス(5)を含み；前記接続制御手段(2)は、
ブ−ト時に該メモリデバイスのデ−タを読出すために第
１／第２バス間接続／非接続を指定する制御信号が設定
される入力端(BOOT PIN,SELECT PIN)を有する。

【００１２】これによれば、ブ−ト時に選択されるメモ
リデバイス(5)が変更されて動作電圧が変わっても、そ
れを第１バスから第２バスに又はその逆に接続替えする
ことにより、迅速，柔軟に対応できる。またブ−ト時に
アクセスされる可能性があるデバイスがバス上に複数接
続されていても、システム構成に応じてSELECT PINの入
力設定で容易にブ−ト時のアクセスデバイスを指定でき
る。

【００１３】本発明の他の目的および特徴は、図面を参
照した以下の実施例の説明より明らかになろう。

【００１４】

【実施例】図１に本発明の一実施例を示す。メモリバス
は、動作電圧が３．３Ｖのデバイス５，４ａを接続する
第１バス３ａと、５Ｖで動作するデバイス４ｂ，６を接
続する第２バスと、第１バス３ａと第２バス３ｂとの間
を分離又は接続する双方向バッファ７（双方向バッファ
アンプ）と、双方向バッファ７を制御する回路を備えた
ＬＳＩ２と、で構成される。双方向バッファ７を制御す
る制御信号として、本例ではＢＦＤＩＲ（双方向バッフ
ァ７の信号伝達方向を決める信号）及びＢＦＥＮ（双方
向バッファのデータ出力許可信号）を用いている。

【００１５】なお、上記説明では、第１バス３ａ側を
３．３Ｖ系、３ｂ側を５Ｖ系と定義しているが、その逆
でも良い。更に、バス３ａ，３ｂを共に３．３Ｖ系にし
ても良いし、５Ｖ系にしても良い。但し双方向バッファ
７と制御ＬＳＩ２は、３．３Ｖは勿論、５Ｖにも適用可
のものである必要がある。

【００１６】このような構造のバスシステムを構成して
おくと、バスに接続する各種メモリ（又はメモリ以外の
デバイス）の動作電圧が３．３Ｖ系から５Ｖ系に、また
は５Ｖ系から３．３Ｖ系に変更になっても、容易に装備
可能である。

【００１７】また、バスタイミング（制御ＬＳＩ２とバ
ス３ａ，３ｂ上の各メモリのインターフェースタイミン
グ）が許す範囲であり、アドレスやチップイネ−ブル(C
hipEnable)などのその他の制御信号が準備できる状態で
あれば、図２に示すように、双方向バッファ７ａ，７ｂ
を、順次バスに挿入可能であり、メモリ容量の増加や接
続デバイスの種類を増やすことは可能である。

【００１８】双方向バッファ７は、バスホ−ルド(BUS H
OLD)機能を備えることが望ましい。そうすれば、バス電
位が浮動(Floating)状態に為ることを防ぐので、バスに
プルアップ(Pull-up)抵抗を負荷する必要が無くなり、
ＣＭＯＳ貫通電流が防止される。

【００１９】次に、双方向バッファ７の制御信号ＢＦＥ
Ｎ（双方向バッファ７のデータ出力許可信号）およびＢ
ＦＤＩＲ（双方向バッファ７の信号伝達方向を決める信
号）を説明する。

【００２０】バス３ａ（３．３Ｖ系）又は３ｂ（５Ｖ
系）に接続する各種メモリを、動作電圧が異なるものに
変更するためには、例えば、バス３ｂ（５Ｖ系）から注
目メモリを外し、それに対応する３．３Ｖ系のメモリを
バス３ａ（３．３Ｖ系）に接続するためには、該メモリ
に宛てる制御信号ＢＦＥＮを、接続バスの変更（３ｂか
ら３ａ）に対応して、ＯＮ（該メモリアクセス時に双方
向バッファ７にて３ａ／３ｂ間接続）からＯＦＦ（３ａ
／３ｂ間分離）に変更する必要がある。

【００２１】即ち、各種メモリの、動作電圧が異なるも
のへの変更（交換）に伴い、該当メモリは、制御ＬＳＩ
２から見て、双方向バッファ７の内側のバス３ａか、外
側のバス３ｂに接続されるが、それに対応して制御ＬＳ
Ｉ２から該メモリにアクセスが発生したおりに、双方向
バッファ７に与えるバス間接続／分離を指定する制御信
号ＢＦＥＮを、イネ−ブル(Enable：ＯＮ)にするかデイ
スエ−ブル(Disable：ＯＦＦ)にするかを制御する手段
が必要であるので、この手段としてレジスタを用い、制
御ＬＳＩ２を、該レジスタに対してデ−タの書き替えを
行なうプログラマブル(Programmable)機能を備えるもの
とした。すなわち制御信号ＢＦＥＮは、プログラマブル
設定である。

【００２２】図４の（ａ）に、制御信号ＢＦＥＮ生成用
のレジスタの構成を示す。この例では、図１に示すよう
にバスに接続するデバイス数を４にしているので、レジ
スタはＤ０〜Ｄ３ビットでなるものとした。

【００２３】Ｄ０ビットを、プログラムＲＯＭ５に宛て
ており、それをバス３ａに接続するときには１（ＯＦ
Ｆ）を、バス３ｂに接続するときには０（ＯＮ）を書込
む。同様に、Ｄ１〜Ｄ３を、それぞれＲＯＭ Ａ ４ａ，
ＲＡＭ Ｂ ４ｂおよび外部ロジック６に宛てており、そ
れらをバス３ａに接続するときには１（ＯＦＦ）を、バ
ス３ｂに接続するときには０（ＯＮ）を書込む。

【００２４】このように、双方向バッファ７のデ−タ出
力のイネ−ブル／ディスエ−ブルを、各デバイス宛てに
決定するレジスタ（Ｄ０〜Ｄ３）を持つ事が、本発明の
特徴の一つである。このレジスタの、各デバイスに宛て
られたデ−タ（Ｄ０〜Ｄ３）をプログラム設定可能な構
成にする事により、図３の第１バス３ａまたは第２バス
３ｂにデバイスを接続可能にした。即ち、例えばプログ
ラムＲＯＭ５を図３の第２バス３ｂに接続する場合は、
上記レジスタのＤ０ビットのデ−タに０（”Ｌ”＝Ｏ
Ｎ）を設定しておく。すると、制御ＬＳＩ２がプログラ
ムＲＯＭ５の領域をアクセスすると、制御ＬＳＩ２から
はアドレス信号，プログラムＲＯＭ チップセレクト(C
hip Select)信号ＣＳ等が出力されると共に、制御信号
ＢＦＥＮは”Ｌ”出力され双方向バッファ７を介して制
御ＬＳＩ２とプログラムＲＯＭ５のデ−タ線が電気的に
接続される（図４の（ｂ））。

【００２５】プログラムＲＯＭ５を、図３の第１バス３
ａに接続する場合は、上記レジスタのＤ０ビットのデ−
タに１（”Ｈ”＝ＯＦＦ）を設定しておく。すると、制
御ＬＳＩ２がプログラムＲＯＭ５の領域をアクセスする
と制御ＬＳＩ２からは、アドレス信号，プログラムＲＯ
Ｍ チップセレクト信号ＣＳ等が出力されると共に、制
御信号ＢＦＥＮは”Ｈ”出力され、双方向バッファ７を
介して第２バス３ｂの状態が第１バス３ａに影響しない
ように、第２バス３ｂが分離される（図４の（ｃ））。

【００２６】このように、レジスタにデバイス対応で１
または０を設定する事により、制御信号ＢＦＥＮが、デ
バイス指定に対応して制御される。

【００２７】図５に、双方向バッファ７の信号送出方向
を指定する制御信号ＢＦＤＩＲを示す。本発明では、制
御ＬＳＩ２の読み／書き(Read/Write)制御に連動して、
制御信号ＢＦＤＩＲのレベル制御を行う。これは、制御
ＬＳＩ２が第２バス３ｂに接続されているデバイスに読
み／書きを行う場合に意味を持つ。プログラムＲＯＭ５
が第２バス３ｂに接続されている場合で、制御ＬＳＩ２
の、プログラムＲＯＭ５の読み／書きアクセスに連動し
た、制御信号ＢＦＤＩＲのレベル変化を図５に示す。

【００２８】次に、ブ−ト(Boot)時にＣＰＵ１が必要と
するプログラムデ−タを格納しているメモリが、第１バ
ス３ａ又は第２バス３ｂに接続されている場合、制御信
号ＢＦＥＮの、ブ−ト時の制御が必要である。ブ−ト時
に選択されるメモリは双方向バッファの内側（３ａ）に
も外側（３ｂ）にも接続可能であるので、制御信号ＢＦ
ＥＮのレベル制御もこれに対応する必要がある。

【００２９】図６に、ブ−ト時の制御信号ＢＦＥＮを生
成する態様を示す。システムの電源投入時（ブ−ト
時）、前述の、制御信号ＢＦＥＮ生成用のレジスタ（Ｄ
０〜Ｄ３）の値はソフト制御されておらず、確定できな
いので、ブ−ト時に最初にアクセスされるデバイス（例
えばＣＰＵ１の動作用のプログラムを格納したプログラ
ムＲＯＭ５など）に対しては、制御ＬＳＩ２に付したブ
−ト時指定用のピン(BOOTPIN；入力端）に与える信号
（１／０）で制御信号ＢＦＥＮのレベル（１／０）を指
定する。例えばブ−ト時に最初にアクセスされるデバイ
スが第１バス３ａに接続されたプログラムＲＯＭ５であ
る場合は、BOOT PIN を”Ｈ”（１）に設定する。仮
に、プログラムＲＯＭ５を第２バス３ｂに接続する場合
は、BOOT PINを”Ｌ”（０）に設定する。

【００３０】又、ブ−ト時にアクセスされる対象候補
（候補デバイス）が複数ある場合は、制御ＬＳＩ２に付
したデバイス指定用のピン(SELECT PIN)で、ブ−ト時に
アクセスするデバイスを指定する。SELECT PINが２本の
場合は４種類のデバイスの１つを選択でき、例えば０
０：プログラムＲＯＭ５，０１：ＲＯＭ Ａ ４ａ，１
０：ＲＡＭ Ｂ ４ｂ，１１：外部ロジック６、という具
合に割り当てる。最終的にはSELECT PINで指定されたデ
バイスを第１バス３ａ側か第２バス３ｂ側かに接続する
事に為るので、例えばブ−ト時にアクセスされるデバイ
スを第１バス３ａ側に接続する場合は、BOOT PINを”
Ｈ”に設定する。又、ブ−ト時にアクセスされるデバイ
スを第２バス３ｂ側に接続する場合はBOOT PINを”Ｌ”
に設定する。

【００３１】ブ−ト時にアクセスされるデバイスに指定
されると、図４の（ａ）に示したレジスタの対応ビット
（Ｄ０〜Ｄ３）の情報は無視され、SELECT PINとBOOT P
INで設定された情報が優先する。

【図面の簡単な説明】

【図１】 本発明の一実施例のシステム構成を示すブロ
ック図である。

【図２】 図１に示す実施例の変形態様を示すブロック
図である。

【図３】 図１に示す実施例の一部分を抜粋して示すブ
ロック図である。

【図４】 （ａ）は、図１に示す制御ＬＳＩが保持し格
納デ−タのプログラマブル設定が可能なレジスタのデ−
タの内容を示す平面図である。（ｂ）は、図１に示すプ
ログラムＲＯＭ５が第２バス３ｂに接続されていると仮
定した場合の、制御ＬＳＩ２の制御信号ＢＦＥＮを示す
タイムチャ−トであり、（ｃ）は、プログラムＲＯＭ５
が第１バス３ａに接続されている場合の、制御ＬＳＩ２
の出力信号を示すタイムチャ−トである。

【図５】 図１に示すプログラムＲＯＭ５が第２バス３
ｂに接続されていると仮定した場合の、制御ＬＳＩ２の
制御信号ＢＦＤＩＲを示すタイムチャ−トである。

【図６】 本発明の他の実施例の主要部を示すブロック
図である。

【図７】 従来のバス制御装置のシステム構成を示すブ
ロック図である。

【符号の説明】

１：ＣＰＵ ２：制御ＬＳＩ ３ａ：第１バス ３ｂ：第２バス ４ａ：ＲＯＭ Ａ ４ｂ：ＲＡＭ Ｂ ５：プログラムＲＯＭ ６：外部ロジック ７：双方向バッファ

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１動作電圧のデバイスを接続するための
   第１バス；第１動作電圧と同一又は異なる第２動作電圧
   のデバイスを接続するための第２バス；与えられる制御
   信号がバス間接続を指定すると、与えられるデ−タ伝達
   方向に対応するデ−タの送給方向に第１バスと第２バス
   とを接続する双方向バッファ；および、 前記デバイスのそれぞれに宛てた、第１／第２バス間接
   続／非接続を指定する制御信号を格納したレジスタを有
   し、デバイス指定およびデ−タ入出力指定に対応して、
   指定デバイス宛ての制御信号をレジスタから読出してデ
   −タ入出力指定に対応するデ−タ伝達方向と共に前記双
   方向バッファに与える接続制御手段；を備えるバス制御
   装置。
2. 【請求項２】前記接続制御手段は、前記制御信号を前記
   レジスタにプログラマブル設定可能な機能を備える請求
   項１のバス制御装置。
3. 【請求項３】前記接続制御手段はＣＰＵに接続されて該
   ＣＰＵより、デバイス指定およびデ−タ入出力指定を受
   け；前記第１又は第２動作電圧のデバイスには、ブ−ト
   時のＣＰＵ駆動用プログラムデ−タを格納したメモリデ
   バイスを含み；前記接続制御手段は、ブ−ト時に該メモ
   リデバイスのデ−タを読出すために第１／第２バス間接
   続／非接続を指定する制御信号が設定される入力端を有
   する；請求項１記載のバス制御装置。