JP6325181B1 - メモリ電力低減のための方法および装置 - Google Patents

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Abstract

メモリ電力低減のための方法および装置が、提供される。装置は、プロセッサのアイドル状態の間、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかを、ＤＲＡＭに中のデータをリフレッシュすることと、プロセッサによるＤＲＡＭに記憶されたデータの使用とに関連したＤＲＡＭによる電力消費に基づいて、プロセッサによるＮＶＲＡＭに記憶されたデータの使用に関連したＮＶＲＡＭによる電力消費に基づいて、ならびにデータに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定する。ＮＶＲＡＭは、フラッシュメモリ以外の不揮発性ランダムアクセスメモリのタイプである。プロセッサは、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかの決定に基づいて、データをＤＲＡＭまたはＮＶＲＡＭのうちの１つに記憶する。【選択図】図４

Description

関連出願の相互参照
本出願は、その全体が参照により本明細書に明確に組み込まれる、２０１５年４月２９日に出願された「METHODS AND APPARATUSES FOR MEMORY POWER REDUCTION」と題する米国特許出願第１４／７００，０１７号の利益を主張する。
本開示は一般に、電力低減に関し、より具体的には、メモリ電力低減に関する。
[0003] 動的ランダムアクセスメモリ（ＤＲＡＭ）は、記憶された情報が周期的にリフレッシュされなければならないため、非アクティブのときでさえ電力を消費する揮発性メモリである。磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：magnetoresistive random-access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ:phase-change random-access memory）、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標）:resistive random-access memory）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ:ferroelectric random-access momory）、またはナノランダムアクセスメモリ（ＮＲＡＭ:nano-random-access memory）のような不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）は、非アクティブのとき、ＤＲＡＭより少ない電力を消費するが、アクティブのときＤＲＡＭより多い電力を消費する。方法および装置は、そのようなメモリ要素を利用するシステムオンチップ（ＳｏＣ:system on a chip）／集積回路（ＩＣ）内の電力低減に関して、ＤＲＡＭおよびＮＶＲＡＭに関連して必要とされる。
[0004] 本開示の一態様において、メモリ電力低減の方法および装置が、提供される。装置は、プロセッサのアイドル状態の間、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかを、ＤＲＡＭ中の該データをリフレッシュすること、プロセッサによるＤＲＡＭ中に記憶される該データの使用と、に関連したＤＲＡＭによる電力消費に基づいて、プロセッサによるＮＶＲＡＭに記憶される該データの使用に関連したＮＶＲＡＭによる電力消費に基づいて、ならびに該データに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定する。ＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプである。プロセッサは、該データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかの決定に基づいて、該データをＤＲＡＭまたはＮＶＲＡＭのうちの１つに記憶する。装置は、プロセッサから分離するコントローラ／プロセッサであり得、またはプロセッサであり得る。
図１は、様々なメモリ要素を持つＳｏＣを例示する図である。 図２は、メモリ電力低減のための例証的な装置を例示する図である。 図３は、異なる関連付けられる電力状態の間のＤＲＡＭおよび非フラッシュＮＶＲＡＭ電流消費を例示する図である。 図４は、メモリ電力低減のための例証的な方法の第１のセットのフローチャートを持つ図である。 図５は、メモリ電力低減のための例証的な方法の第２のセットのフローチャートを持つ図である。 図６は、メモリ電力低減のための例証的な方法の第３のセットのフローチャートを持つ図である。 図７は、メモリ電力低減のための例証的な方法の第４のセットのフローチャートを持つ図である。
詳細な説明
[0012] 添付の図面に関連して以下に説明される詳細な説明は、様々な構成の説明として意図されるものであり、本明細書に説明される概念が実現され得る唯一の構成を表すように意図されるものではない。詳細な説明は、様々な概念の完全な理解を提供する目的のために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしで実現され得ることは、当業者にとって明らかであろう。何らかの事例において、そのような概念を曖昧にすることを避けるために、周知の構造およびコンポーネントは、ブロック図形式で示されている。装置および方法は、以下の詳細な説明において説明されることとなり、様々なブロック、モジュール、コンポーネント、回路、ステップ、処理、アルゴリズム、要素、等によって添付の図面に例示され得る。
[0013] 図１は、様々なメモリ要素を持つＳｏＣを例示する図１００である。図１に示されているように、ＳｏＣ１０２は、ＤＲＡＭコントローラ１０６およびフラッシュメモリコントローラ１１６とインタフェースする（interfaces）ＣＰＵ１０４を含む。ＤＲＡＭコントローラ１０６は、入力／出力インタフェース１０８を通して、ＤＲＡＭ１１０と通信する。フラッシュメモリコントローラ１１６は、入力／出力インタフェース１１８を通して、ＮＡＮＤフラッシュメモリ１２０と通信する。ＳｏＣ１０２は、電力管理ＩＣ（ＰＭＩＣ）１１４と通信するスリープコントローラ１１２をさらに含む。ＰＭＩＣ１１４は、ＤＲＡＭ１１０およびＮＡＮＤフラッシュメモリ１２０に提供される電力を管理する。
[0014] ＣＰＵ１０４の非アクティブ／スリープ状態の間、入力／出力インタフェース１０８、ＤＲＡＭ１１０、ＰＭＩＣ１１４、およびスリープコントローラ１１２は、ＤＲＡＭ１１０に記憶されたデータをリフレッシュするために、電力を消費する。何らかのデータを記憶するためにＤＲＡＭよりはむしろ非フラッシュメモリＮＶＲＡＭを使用することは、そのようなデータに関連して、ＣＰＵ１０４の低電力状態（例えば、非アクティブ状態、アイドル状態、アイドルスタンバイ状態、スリープ状態）の間メモリ要素によって消費される電力を低減することができる。
[0015] 図２は、メモリ電力低減のための例示的な装置を例示する図２００である。図２に示されているように、ＳｏＣ２０２（ＳｏＣ ＩＣとも称される）は、ＤＲＡＭコントローラ２０６、フラッシュメモリコントローラ２１６、および非フラッシュＮＶＲＡＭコントローラ２２４とインタフェースするＣＰＵ２０４を含む。ＤＲＡＭコントローラ２０６は、入力／出力インタフェース２０８を通して、ＤＲＡＭ２１０と通信する。フラッシュメモリコントローラ２１６は、入力／出力インタフェース２１８を通して、ＮＡＮＤフラッシュメモリ２２０と通信する。非フラッシュＮＶＲＡＭコントローラ２２４は、入力／出力インタフェース２２６を通して、非フラッシュＮＶＲＡＭ２２８と通信する。非フラッシュＮＶＲＡＭ２２８は、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭ、ＦｅＲＡＭ、またはＮＲＡＭのうちの１つであり得る。ＳｏＣ２０２は、ＰＭＩＣ２１４と通信するスリープコントローラ２１２をさらに含む。ＰＭＩＣ２１４は、ＤＲＡＭ２１０、ＮＡＮＤフラッシュメモリ２２０、および非フラッシュＮＶＲＡＭ２２８に提供される電力を管理する。ＳｏＣ２０２は、ＤＲＡＭコントローラ２０６および非フラッシュＮＶＲＡＭコントローラ２２４とインタフェースするスマートＲＡＭタイプアービタ（ＳＲＴＡ）２２２をさらに含む。１つの構成において、ＳＲＴＡ２２２は、ＣＰＵ２０４から分離し、ＣＰＵ２０４とインタフェースする。別の構成において、ＳＲＴＡ２２２は、ＣＰＵ２０４内のモジュールであり、またはＣＰＵ２０４である。ＳＲＴＡ２２２は、データをＤＲＡＭ２１０または非フラッシュＮＶＲＡＭ２２８のどちらに記憶するかを、ＤＲＡＭ２１０中の該データをリフレッシュすることと、ＣＰＵ２０４によるＤＲＡＭ２１０に記憶される該データの使用と、に関連するＤＲＡＭ２１０による電力消費に基づいて、ＣＰＵ２０４による非フラッシュＮＶＲＡＭ２２８に記憶される該データの使用に関連した非フラッシュＮＶＲＡＭ２２８による電力消費に基づいて、ならびに該データに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定するように構成される。第１の電力状態は、高電力状態であり得、第２の電力状態は、低電力状態であり得る。さらに、ＳＲＴＡ２２２は、データをＤＲＡＭ２１０または非フラッシュＮＶＲＡＭ２２８に記憶するかの決定に基づいてデータをＤＲＡＭ２１０または非フラッシュＮＶＲＡＭ２２８の１つに記憶するように構成される。ＳＲＴＡ２２２は、データをフラッシュメモリ２２０から、ＤＲＡＭ２１０または非フラッシュＮＶＲＡＭ２２８にロード／記憶し得る。代替として、ＳＲＴＡ２２２は、データを１つのメモリから別のものへ動かし得、それゆえにＤＲＡＭ２１０に記憶されたデータは、非フラッシュＮＶＲＡＭ２２８から動かされ得、非フラッシュＮＶＲＡＭ２２８に記憶されたデータは、ＤＲＡＭ２１０から動かされ得る。ＤＲＡＭ２１０、非フラッシュＮＶＲＡＭ２２８、ＰＭＩＣ２１４、およびフラッシュメモリ２２０は、ＳｏＣ２０２上に例示されていないが、ＤＲＡＭ２１０、非フラッシュＮＶＲＡＭ２２８、ＰＭＩＣ２１４、およびフラッシュメモリ２２０のうちの１つ以上は、ＳｏＣ２０２上に常駐し得る。例えば、１つの構成において、ＳｏＣ２０２はまた、ＤＲＡＭ２１０、非フラッシュＮＶＲＡＭ２２８、およびフラッシュメモリ２２０を含む。データをＤＲＡＭ２１０または非フラッシュＮＶＲＡＭ２２８に記憶するかを決定することに関連してさらなる説明が、図３および図４に関して以下に提供される。
[0016] 図３は、異なる関連付けられる電力状態の間のＤＲＡＭおよび非フラッシュＮＶＲＡＭ電流消費を例示する図３００である。図３の電流引き出しプロファイル（current draw profile）に基づいて、期間ＴＤＲＸの間のＤＲＡＭについての平均電流消費Ｉａｖｅ＿ＤＲＡＭは、
[（ＴＤＲＸ−ＴＷ）ＩＳＲ＋ＴＷＩＭｅｍ]／ＴＤＲＸ，（Ｅｑ．１）
に等しく、期間ＴＤＲＸの間の非フラッシュＮＶＲＡＭについての平均電流消費Ｉａｖｅ＿ＮＶＲＡＭは、
[（ＴＤＲＸ−ＴＷ＿ＮＶ）ＩＮＶ＿ＩＤＬＥ＋ＴＷ＿ＮＶＩＭｅｍＮＶ]／ＴＤＲＸ，（Ｅｑ．２）
に等しく、それは、ＩＭｅｍＮＶ＝１．２ＩＭｅｍ、ＴＷ＿ＮＶ＝１．０２ＴＷ、およびＩＮＶ＿ＩＤＬＥ＝０と仮定して、１．２２４ＴＷＩＭｅｍ／ＴＤＲＸ（Ｅｑ．３）に等しい。現在、非フラッシュＮＶＲＡＭは、アクティブ電力状態の間、ＤＲＡＭより１５％−２０％多い電流を消費し得る。さらに、非フラッシュＮＶＲＡＭは、ＤＲＡＭよりも約２０％より多い書き込みレイテンシを有し得、その結果、そのようなトランザクションのためにアクティブメモリタイムラインにおいておよそ２％の増加をもたらす。従って、上記の式は、非フラッシュＮＶＲＡＭがアクティブ電力状態の間ＤＲＡＭより２０％多い電流を消費すること、および非フラッシュＮＶＲＡＭについてのアクティブ電力状態がＤＲＡＭについてのものより２％長いことを仮定する。式Ｅｑ．３は、仮定が変化すれば変化する。同じ電圧Ｖにおいて、電力消費（Ｖ＊Ｉ）は、同じ関係を維持する。１つの構成において、ＳＲＴＡ２２２は、（データの使用に関連して）非フラッシュＮＶＲＡＭについての平均電流消費Ｉａｖｅ＿ＮＶＲＡＭがＤＲＡＭについての平均電流消費Ｉａｖｅ＿ＤＲＡＭより小さいとき、データを非フラッシュＮＶＲＡＭに記憶するように構成され得、（データの使用に関連して）非フラッシュＮＶＲＡＭについての平均電流消費Ｉａｖｅ＿ＮＶＲＡＭがＤＲＡＭについての平均電流消費Ｉａｖｅ＿ＤＲＡＭより大きいとき、データをＤＲＡＭに記憶するように構成される。ＤＲＡＭについての平均電流消費Ｉａｖｅ＿ＤＲＡＭは、ＩＭｅｍ／ＩＳＲ＞[１−ＤＣＤ]／[０．２２４ＤＣＤ]のとき（ここで、ＤＣＤはＤＲＡＭのためのデューティサイクルであり）、または、ＩＭｅｍ／ＩＳＲ＞[１−０．９８ＤＣＮ]／[０．２２ＤＣＮ]のとき（ここで、ＤＣＮは非フラッシュＮＶＲＡＭのためのデューティサイクルであり）、非フラッシュＮＶＲＡＭについての平均電流消費Ｉａｖｅ＿ＮＶＲＡＭ以下である。Ｋが[１−ＤＣＤ]／[０．２２４ＤＣＤ]に等しいと定義すると、ＳＲＴＡ２２２は、ＩＭｅｍ＞ＫＩＳＲのときデータをＤＲＡＭに記憶するように、およびＩＭｅｍ＜ＫＩＳＲのときデータを非フラッシュＮＶＲＡＭに記憶するように構成され得る。代替として、Ｋは、非フラッシュＮＶＲＡＭのデューティサイクルに関して定義され得、ＳＲＴＡ２２２は、そのような定義されたＫに基づいて、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭに記憶するように構成され得る。ＩＭｅｍ＝ＫＩＳＲのとき、ＳＲＴＡ２２２は、データをＤＲＡＭか非フラッシュＮＶＲＡＭかのどちらかに記憶するように構成され得る。１つの構成において、ＩＭｅｍ＝ＫＩＳＲのとき、ＳＲＴＡ２２２は、データをＤＲＡＭに記憶するように構成され得る。別の構成において、ＩＭｅｍ＝ＫＩＳＲのとき、ＳＲＴＡ２２２は、データに関連した現在のプロファイルが、より多い平均電流がＤＲＡＭまたは非フラッシュＮＶＲＡＭによって引き出されることとなるように変化することとなる将来における可能性のような、他の要因（factors）に基づいて、データをＤＲＡＭか非フラッシュＮＶＲＡＭかのどちらかに記憶するように構成され得る。
[0017] 上記に説明されたように、図２および図３を参照して、ＳＲＴＡ２２２は、ＤＲＡＭ２１０におけるデータをリフレッシュすることと、ＣＰＵ２０４によるＤＲＡＭ２１０に記憶されたデータの使用とに関連したＤＲＡＭ２１０による電力消費に基づいて、ＣＰＵ２０４による非フラッシュＮＶＲＡＭ２２８に記憶されたデータの使用に関連した非フラッシュＮＶＲＡＭ２２８による電力消費に基づいて、ならびにデータに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、データをＤＲＡＭ２１０または非フラッシュＮＶＲＡＭ２２８に記憶するかを決定し得る。第１の電力状態は、高電力状態であり得、第２の電力状態は、低電力状態であり得る。第１の電力状態は、ＤＲＡＭについては、時間期間ＴＤＲＸのうちの時間期間ＴＷの間であり、非フラッシュＮＶＲＡＭについては、時間期間ＴＤＲＸのうちの時間期間１．０２ＴＷの間である。第２の電力状態は、ＤＲＡＭ／非フラッシュＮＶＲＡＭがアイドル／スリープ状態である時間期間ＴＤＲＸの残りの時間期間である。デューティサイクルは、ＤＲＡＭ２１０のデューティサイクルＤＣＤ、または非フラッシュＮＶＲＡＭ２２８のデューティサイクルＤＣＮであり得る。従って、ＳＲＴＡ２２２は、Ｉａｖｅ＿ＤＲＡＭおよびＩａｖｅ＿ＮＶＲＡＭと、ＤＣＤおよび／またはＤＣＮに基づいて、データをＤＲＡＭ２１０または非フラッシュＮＶＲＡＭ２２８に記憶するかを決定し得る。続いて、ＳＲＴＡ２２２は、データをＤＲＡＭ２１０または非フラッシュＮＶＲＡＭ２２８に記憶するかの決定に基づいて、データをＤＲＡＭ２１０または非フラッシュＮＶＲＡＭ２２８のうちの１つに記憶し得る。ＳＲＴＡ２２２は、ＣＰＵ２０４とは別個のコントローラ／プロセッサであり得、ＣＰＵ２０４内のモジュールであり得、またはＣＰＵ２０４であり得る。
[0018] １つの構成において、ＳＲＴＡ２２２は、データに関連してＤＲＡＭによって引き出される、決定された平均電流Ｉａｖｅ＿ＤＲＡＭ、またはデータに関連してＮＶＲＡＭによって引き出される、決定された平均電流Ｉａｖｅ＿ＮＶＲＡＭに基づいて、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭに記憶するかを決定し得る。具体的には、ＳＲＴＡ２２２は、データに関連付けられるデューティサイクルＤＣＤまたはＤＣＮに基づいて、前述のＫ値を決定し、決定されたＫ値に基づいて、データに関連して、ＤＲＡＭがより多い電力を消費する、または非フラッシュＮＶＲＡＭがより多い電力を消費するかを決定し得る。例えば、上記に説明されたように、ＳＲＴＡ２２２は、ＩＭｅｍ＞ＫＩＳＲのときデータをＤＲＡＭに記憶するように、およびＩＭｅｍ＜ＫＩＳＲのときデータを非フラッシュＮＶＲＡＭに記憶するように構成され得る。一般に、ＳＲＴＡ２２２は、データに関連して、プロセッサの第１の電力状態の間ＤＲＡＭによって引き出される、決定された第１の電力状態電流ＩＭｅｍと、データに関連して、プロセッサの第２の電力状態の間ＤＲＡＭによって引き出される、決定された第２の電力状態電流ＩＳＲと、データに関連して、ＤＲＡＭによって第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルＤＣＤと、データに関連して、プロセッサの第１の電力状態の間非フラッシュＮＶＲＡＭによって引き出される、決定された第１の電力状態電流ＩＭｅｍＮＶ（Ｅｑ．３について１．２ＩＭｅｍであると仮定される）と、データに関連して、プロセッサの第２の電力状態の間ＮＶＲＡＭによって引き出される、決定された第２の電力状態電流ＩＮＶ＿ＩＤＬＥ（Ｅｑ．３についておよそ０であると仮定される）と、データに関連して、ＮＶＲＡＭによって第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルＤＣＮと、のうちの少なくとも１つに基づいて、データに関連して、ＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらがより多い電力を消費するかを決定し得る。
[0019] １つの構成において、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定するために、ＳＲＴＡ２２２は、該データのためのユースケースを決定し得、該ユースケースは、該データに関連付けられるデューティサイクルＤＣＤおよび／またはＤＣＮ、または該データについての平均消費電流（average consumed current）Ｉａｖｅ＿ＤＲＡＭおよびＩａｖｅ＿ＮＶＲＡＭを示す。ユースケースを決定すると、ＳＲＴＡ２２２は、決定されたユースケースに基づいて、データを非フラッシュＮＶＲＡＭまたはＤＲＡＭのどちらに記憶するかを決定するために、該ユースケースに関連付けられるルックアップテーブルにアクセスし得る。例えば、データが（比較的低いデューティサイクルを有し得る）音楽に関連付けられる場合、ＳＲＴＡ２２２は、データが非フラッシュＮＶＲＡＭに記憶されるべきであることをルックアップテーブルに基づいて決定し得、データが（比較的高いデューティサイクルを有し得る）ビデオゲームに関連付けられる場合、ＳＲＴＡ２２２は、データがＤＲＡＭに記憶されるべきであることをルックアップテーブルに基づいて決定し得る。
[0020] ＳＲＴＡ２２２が、ユースケースがルックアップテーブルに含まれていないことを決定するとき、ＳＲＴＡ２２２は、ユースケースがＤＲＡＭまたは非フラッシュＮＶＲＡＭにおいて、より多いまたはより少ない電力を消費するかを決定し、ＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらがユースケースに関連して使用されるべきかを示す情報とともにルックアップテーブルにユースケースを載せ（list）得る。データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定する場合、ＳＲＴＡ２２２は、ＣＰＵの初期ブーティング（booting）の際そのような決定を行う。例えば、ＣＰＵの初期ブーティングの際、通常ＤＲＡＭにロードされるデータについて、ＳＲＴＡ２２２は、ルックアップテーブルおよびユースケースに基づくデータのサブセットがＤＲＡＭの代わりに非フラッシュＮＶＲＡＭに記憶されるべきであることを決定し得る。続いて、ＳＲＴＡ２２２は、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定するために異なる方法を使用し得る。
[0021] ＳＲＴＡ２２２がルックアップテーブルへのアクセスを有さない場合、またはＳＲＴＡ２２２がルックアップテーブルにおいてユースケースを見つけることができない場合、ＳＲＴＡ２２２は、ＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらがデータのセットのためにより多い電力を消費するかを決定するための試行測定（trial measurement）を行い得る。例えば、ＳＲＴＡ２２２は、データを最初にＤＲＡＭに記憶し、リアルタイムメモリ電流モニタリング（real-time memory current monitoring）を容易にする埋め込まれた電流センサ（embedded current sensors）からの情報に基づいて、該データに関連してＤＲＡＭにおけるＤＲＡＭ電力消費を決定し得る。ＣＰＵが、しきい値時間期間より長い間データに関してアイドルスタンバイ状態である（例えば、ＴＤＲＸ−ＴＷがしきい値時間期間より大きいようにＤＣＤがしきい値より小さい）ことを決定すると、ＳＲＴＡ２２２は、データをＤＲＡＭから非フラッシュＮＶＲＡＭに動かし得る。その後、ＳＲＴＡ２２２は、データに関連して、非フラッシュＮＶＲＡＭにおけるＮＶＲＡＭ電力消費を決定し得る。続いて、ＳＲＴＡ２２２は、ＮＶＲＡＭ電力消費がＤＲＡＭ電力消費より小さいとき、データを非フラッシュＮＶＲＡＭに記憶したままにすると決定し得、非フラッシュＮＶＲＡＭ電力消費がＤＲＡＭ電力消費より大きいとき、データをまたＤＲＡＭに戻すことを決定し得る。代替として、または追加として、ＳＲＴＡ２２２は、どちらがデータに関連してより少ない電力消費を有したかに依存して、そのようなデータがＤＲＡＭまたは非フラッシュＮＶＲＡＭの１つに記憶されるべきであることを示す新たなユースケースをルックアップテーブルに生成し得る。
[0022] １つの構成において、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定するために、ＳＲＴＡ２２２は、ＣＰＵがアイドルスタンバイ状態であるか、またはアイドルスタンバイ状態でないかを決定し得る。ＳＲＴＡ２２２は次に、ＣＰＵがアイドルスタンバイ状態であるとき、データを非フラッシュＮＶＲＡＭに記憶すること、およびＣＰＵがアイドルスタンバイ状態でないとき、データをＤＲＡＭに記憶することを決定し得る。例えば、ＵＥが使用されていない、およびＵＥがアイドルスタンバイ状態であるとき、ＳＲＴＡ２２２は、データを非フラッシュＮＶＲＡＭに記憶することを決定し得る。データが既にＤＲＡＭに記憶されている場合、ＳＲＴＡ２２２は、ＵＥがアイドルスタンバイ状態であるを決定すると、そのようなデータを非フラッシュＮＶＲＡＭに動かし得る。
[0023] １つの構成において、ＵＥが２つ以上の加入者識別モジュール（ＳＩＭ）カード（すなわちデュアルＳＩＭカード）を利用するとき、ＳＲＴＡ２２２は、データをＤＲＡＭに記憶すると決定し得、ＵＥがたった１つのＳＩＭカードを利用するとき、ＳＲＴＡ２２２は、データを非フラッシュＮＶＲＡＭに記憶すると決定し得る。ＵＥが２つ以上のＳＩＭカードを利用するとき、何らかのデータは、２つ以上のＳＩＭカードによってより頻繁にアクセスされ得る。そのようなものとして、そのようなデータを記憶するメモリ要素は、比較的高いデューティサイクルを有し得る。データに関連して比較的高いデューティサイクルの場合、ＳＲＴＡ２２２は、そのようなデータが非フラッシュＮＶＲＡＭというよりはむしろＤＲＡＭに記憶されるべきであることを決定し得る。
[0024] 図４は、メモリ電力低減のための第１のセットの例示的な方法のフローチャート４００を持つ図である。方法は、ＳＲＴＡ２２２のような、装置によって行われ得る。ＳＲＴＡ２２２は、ＣＰＵ２０４とは別個のコントローラ／プロセッサ、ＣＰＵ２０４内のモジュール、またはＣＰＵ２０４であり得る。４０２で、メモリ電力低減のための装置は、ＤＲＡＭ中のデータをリフレッシュすること、プロセッサによるＤＲＡＭに記憶されたデータの使用とに関連したＤＲＡＭによる電力消費に基づいて、プロセッサによる非フラッシュＮＶＲＡＭに記憶されたデータの使用に関連した非フラッシュＮＶＲＡＭによる電力消費に基づいて、ならびにデータに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定する。上記に説明されたように、非フラッシュＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプである。４０２に関して、メモリ電力低減のための装置は、ＤＲＡＭ／非フラッシュＮＶＲＡＭに関連付けられる電力消費に基づいて、該データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定する。第１の構成において、電力消費は、実際の電力消費ではなく、推定された電力消費であり得る。そのような構成において、メモリ電力低減のための装置は、データに関連付けられるデューティサイクルに基づいて電力消費を推定し得る。第２の構成において、電力消費は、実際の電力消費であり得る。そのような構成において、メモリ電力低減のための装置は、データを記憶すること／データにアクセスすることに関連付けられる実際の電力消費を決定するために、データをＤＲＡＭおよび／または非フラッシュＮＶＲＡＭに記憶し、データにアクセスし得る。４０４で、装置は、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかの決定に基づいて、該データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのうちの１つに記憶する。
[0025] １つの構成において、（４０２で）データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定するために、４０６で、装置は、デューティサイクルに基づいて、該データに関連して、ＤＲＡＭがより多い電力を消費するか、または非フラッシュＮＶＲＡＭがより多い電力を消費するかを決定し得る。さらに、４０８で、装置は、非フラッシュＮＶＲＡＭが、該データに関連してＤＲＡＭより多い電力を消費するとき、該データをＤＲＡＭに記憶すること、および非フラッシュＮＶＲＡＭが該データに関連してＤＲＡＭより少ない電力を消費するとき、該データを非フラッシュＮＶＲＡＭに記憶することを決定し得る。
[0026] １つの構成において、ＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらが、データに関連してより多い電力を消費するかの決定は、データに関連してＤＲＡＭによって引き出される、決定された平均電流、またはデータに関連して非フラッシュＮＶＲＡＭによって引き出される、決定された平均電流のうちの少なくとも１つにさらに基づく。１つの構成において、ＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらが、データに関連してより多い電力を消費するかの決定は、データに関連してプロセッサの第１の電力状態の間ＤＲＡＭによって引き出される、決定された第１の電力状態電流と、データに関連してプロセッサの第２の電力状態の間ＤＲＡＭによって引き出される、決定された第２の電力状態電流と、データに関連してＤＲＡＭによって第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルと、データに関連してプロセッサの第１の電力状態の間非フラッシュＮＶＲＡＭによって引き出される、決定された第１の電力状態電流と、データに関連してプロセッサの第２の電力状態の間非フラッシュＮＶＲＡＭによって引き出される、決定された第２の電力状態電流と、データに関連して非フラッシュＮＶＲＡＭによって第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルと、のうちの少なくとも１つにさらに基づく。
[0027] １つの構成において、（４０２で）データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定するために、４１０で、装置は、データのためのユースケースを決定し得、４１２で、装置は、決定されたユースケースに基づいてデータを非フラッシュＮＶＲＡＭまたはＤＲＡＭのどちらに記憶するかを決定するために、ユースケースに関連付けられるテーブルにアクセスし得る。
[0028] １つの構成において、４２０で、装置は、デューティサイクルに関連付けられる第１の電力状態の間ＤＲＡＭまたはＮＶＲＡＭのうちの１つから記憶されたデータを周期的にアクセスし得る。例えば、図３を参照して、装置がデータのセットをＤＲＡＭに記憶すると仮定する。ＤＲＡＭ内のデータのセットがアクセスされる／リフレッシュされるとき、ＤＲＡＭが図３に示されているような、電流プロファイルを有することも仮定する。そのようなものとして、ＤＲＡＭ内で、ＩＭｅｍ電流は、時間期間ＴＤＲＸの第１の電力状態の時間期間ＴＷの間、データのセットに関連して消費され、ＩＳＲ電流は、時間期間ＴＤＲＸの残りの時間期間である第２の電力状態（例えば、アイドル／スリープ状態）の間、データのセットに関連して消費される。ＤＲＡＭが、データのセットにアクセスすること／リフレッシュすることに関連して、データのセットにアクセスすることに関連した非フラッシュＮＶＲＡＭよりも、少ない電流を消費するであろうことを装置が（例えば、推定を通して）以前に決定したため、４２０で消費される平均電流は、データのセットが非フラッシュＮＶＲＡＭに記憶されていた場合に消費される平均電流よりも少ない。別の例では、図３を参照して、装置がデータのセットを非フラッシュＮＶＲＡＭに記憶すると決定することを仮定する。非フラッシュＮＶＲＡＭ内のデータのセットがアクセスされるとき、非フラッシュＮＶＲＡＭが図３に示されているような電流プロファイルを有することも仮定する。そのようなものとして、非フラッシュＮＶＲＡＭ内で、１．２ＩＭｅｍ電流は、時間期間ＴＤＲＸの第１の電力状態の時間期間１．０２ＴＷの間、データのセットに関連して消費され、ＩＮＶ＿ＩＤＬＥ電流は、時間期間ＴＤＲＸの残りの時間期間である第２の電力状態（例えば、アイドル／スリープ状態）の間、データのセットに関連して消費される。非フラッシュＮＶＲＡＭが、データのセットにアクセスすることに関連して、データのセットにアクセスすること／リフレッシュすることに関連したＤＲＡＭよりも、少ない電流を消費するであろうことを装置が（例えば、推定を通して）以前に決定したため、４２０で消費される平均電流は、データのセットがＤＲＡＭに記憶されていた場合に消費される平均電流よりも少ない。
[0029] ＤＲＡＭ／非フラッシュＮＶＲＡＭは、装置が第１の時間期間の間（例えば、第１の電力状態の間）ＤＲＡＭ／非フラッシュＮＶＲＡＭ内のデータのセットに周期的にアクセスするとき、および装置が第２の時間期間の間（例えば、第２の電力状態の間）データのセットに周期的にアクセスしないとき、図３に示されているような電流プロファイルを有し得る。例えば、データのセットは、音楽ファイルであり得る。装置は、音楽ファイルの一部を読み出すためにＤＲＡＭ／非フラッシュＮＶＲＡＭに周期的にアクセスし、その結果、アクセスの時間の間、ＤＲＡＭ／非フラッシュＮＶＲＡＭによって消費される、より高い電流をもたらし得る。装置がＤＲＡＭ／非フラッシュＮＶＲＡＭ中の音楽ファイルにアクセスしていない時間の間、より低い電流が、ＤＲＡＭ／非フラッシュＮＶＲＡＭによって消費され得る。
[0030] 図５は、メモリ電力低減のための第２のセットの例示的な方法のフローチャート５００を持つ図である。方法は、ＳＲＴＡ２２２のような、装置によって行われ得る。ＳＲＴＡ２２２は、ＣＰＵ２０４とは別個のコントローラ／プロセッサ、ＣＰＵ２０４内のモジュール、またはＣＰＵ２０４であり得る。５０２で、装置は、ユースケースがテーブルに含まれていないと決定する。５０４で、装置は、ユースケースがＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらで、より多いまたはより少ない電力を消費するかを決定する。５０６で、装置は、ＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらが、ユースケースに関連して使用されるべきかを示す情報とともに、テーブルにユースケースを載せ（list）得る。５０８で、装置は、ＤＲＡＭ中のデータをリフレッシュすること、および、プロセッサによるＤＲＡＭに記憶されたデータの使用、に関連したＤＲＡＭによる電力消費に基づいて、プロセッサによる非フラッシュＮＶＲＡＭに記憶されたデータの使用に関連した非フラッシュＮＶＲＡＭによる電力消費に基づいて、ならびにデータに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定する。装置は、４１０および４１２を行うことによって５０８を行い得る。５１０で、装置は、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかの決定に基づいて、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのうちの１つに記憶する。１つの構成において、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかの決定は、プロセッサの初期ブーティング（booting）の際生じる。
[0031] 図６は、メモリ電力低減のための第３のセットの例示的な方法のフローチャート６００を持つ図である。方法は、ＳＲＴＡ２２２のような、装置によって行われ得る。ＳＲＴＡ２２２は、ＣＰＵ２０４とは別個のコントローラ／プロセッサ、ＣＰＵ２０４内のモジュール、またはＣＰＵ２０４であり得る。６０２で、メモリ電力低減のための装置は、ＤＲＡＭにおけるデータをリフレッシュすること、および、プロセッサによるＤＲＡＭに記憶されたデータの使用に関連したＤＲＡＭによる電力消費に基づいて、プロセッサによる非フラッシュＮＶＲＡＭに記憶されたデータの使用に関連した非フラッシュＮＶＲＡＭによる電力消費に基づいて、ならびにデータに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定する。６０４で、装置は、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかの決定に基づいてデータをＤＲＡＭまたは非フラッシュＮＶＲＡＭのうちの１つに記憶する。
[0032] （６０２で）データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかの決定のために、６０６で、装置は、データをＤＲＡＭに記憶し得る。さらに、６０８で、装置は、データに関連して、ＤＲＡＭにおけるＤＲＡＭ電力消費を決定し得る。さらに、６１０で、装置は、プロセッサが、データに関して、しきい値時間期間より長い間アイドルスタンバイ状態であると決定し得る。さらに、６１２で、装置は、データをＤＲＡＭから非フラッシュＮＶＲＡＭに動かし得る。さらに、６１４で、装置は、データに関連して、非フラッシュＮＶＲＡＭにおけるＮＶＲＡＭ電力消費を決定し得る。さらに、６１６で、装置は、ＮＶＲＡＭ電力消費がＤＲＡＭ電力消費より小さいとき、データを非フラッシュＮＶＲＡＭに記憶したままにすると決定し得る。さらに、６１８で、装置は、ＮＶＲＡＭ電力消費がＤＲＡＭ電力消費より大きいとき、データをまたＤＲＡＭに戻すと決定し得る。
[0033] 図７は、メモリ電力低減のための第４のセットの例示的な方法のフローチャート７００を持つ図である。方法は、ＳＲＴＡ２２２のような、装置によって行われ得る。ＳＲＴＡ２２２は、ＣＰＵ２０４とは別個のコントローラ／プロセッサ、ＣＰＵ２０４内のモジュール、またはＣＰＵ２０４であり得る。７０２で、メモリ電力低減のための装置は、ＤＲＡＭ中のデータをリフレッシュすること、および、プロセッサによるＤＲＡＭに記憶されたデータの使用に関連したＤＲＡＭによる電力消費に基づいて、プロセッサによる非フラッシュＮＶＲＡＭに記憶されたデータの使用に関連した非フラッシュＮＶＲＡＭによる電力消費に基づいて、ならびにデータに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかを決定する。７０４で、装置は、データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかの決定に基づいてデータをＤＲＡＭまたは非フラッシュＮＶＲＡＭのうちの１つに記憶する。
[0034] １つの構成において、（７０２での）データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかの決定のために、７０６で、装置は、プロセッサがアイドルスタンバイ状態であるかどうかを決定し得、７０８で、装置は、プロセッサがアイドルスタンバイ状態であるとき、データを非フラッシュＮＶＲＡＭに記憶すること、およびプロセッサがアイドルスタンバイ状態でないとき、データをＤＲＡＭに記憶すること、を決定し得る。
[0035] １つの構成において、（７０２での）データをＤＲＡＭまたは非フラッシュＮＶＲＡＭのどちらに記憶するかの決定のために、７１０で、装置は、プロセッサが複数のＳＩＭカードに関連してデータを処理しているかどうかを決定し得、７１２で、装置は、プロセッサが複数のＳＩＭカードに関連してデータを処理していることを決定されるとき、データをＤＲＡＭに記憶すると決定し得る。
[0036] １つの構成において、４０４、５１０、６０４、および７０４で、データは、ＳｏＣ ＩＣ上に常駐するフラッシュメモリからＤＲＡＭまたは非フラッシュＮＶＲＡＭにロードされる。ＳｏＣ ＩＣは、プロセッサおよびフラッシュメモリを含む。１つの構成において、非フラッシュＮＶＲＡＭは、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭ、ＦｅＲＡＭ、またはＮＲＡＭのうちの少なくとも１つである。１つの構成において、第１の電力状態は高電力状態であり、第２の電力状態は低電力状態である。
[0037] １つの構成において、メモリ電力低減のための装置は、ＤＲＡＭ中のデータをリフレッシュすること、および、プロセッサによるＤＲＡＭに記憶されたデータの使用、に関連したＤＲＡＭによる電力消費に基づいて、プロセッサによるＮＶＲＡＭに記憶されたデータの使用に関連したＮＶＲＡＭによる電力消費に基づいて、ならびにデータに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかを決定するための手段を含む。ＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプである。装置は、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかの決定に基づいてデータをＤＲＡＭまたはＮＶＲＡＭのうちの１つに記憶するための手段をさらに含む。１つの構成において、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための手段は、デューティサイクルに基づいて、データに関連して、ＤＲＡＭがより多い電力を消費するか、またはＮＶＲＡＭがより多い電力を消費するかを、決定することと、ＮＶＲＡＭがデータに関連してＤＲＡＭより多い電力を消費するとき、データをＤＲＡＭに記憶すること、およびＮＶＲＡＭがデータに関連してＤＲＡＭより少ない電力を消費するとき、データをＮＶＲＡＭに記憶すること、を決定することと、を行うように構成される。１つの構成において、ＤＲＡＭまたはＮＶＲＡＭのどちらがデータに関連してより多い電力を消費するかの決定は、データに関連してＤＲＡＭによって引き出される、決定された平均電流、またはデータに関連してＮＶＲＡＭによって引き出される、決定された平均電流、のうちの少なくとも１つにさらに基づく。１つの構成において、ＤＲＡＭまたはＮＶＲＡＭのどちらがデータに関連してより多い電力を消費するかの決定は、データに関連してプロセッサの第１の電力状態の間ＤＲＡＭによって引き出される、決定された第１の電力状態電流と、データに関連してプロセッサの第２の電力状態の間ＤＲＡＭによって引き出される、決定された第２の電力状態電流と、データに関連してＤＲＡＭによって第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルと、データに関連してプロセッサの第１の電力状態の間ＮＶＲＡＭによって引き出される、決定された第１の電力状態電流と、データに関連してプロセッサの第２の電力状態の間ＮＶＲＡＭによって引き出される、決定された第２の電力状態電流と、データに関連してＮＶＲＡＭによって第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルとのうちの少なくとも１つにさらに基づく。
１つの構成において、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための手段は、データのためのユースケースを決定することと、決定されたユースケースに基づいてデータをＮＶＲＡＭまたはＤＲＡＭのどちらに記憶するかを決定するために、ユースケースに関連付けられるテーブルにアクセスすることと、を行うように構成される。１つの構成において、装置は、ユースケースがテーブルに含まれていないことを決定するための手段と、ユースケースがＤＲＡＭまたはＮＶＲＡＭのどちらにおいて、より多いまたはより少ない電力を消費するかを決定するための手段と、ＤＲＡＭまたはＮＶＲＡＭのどちらがユースケースに関連して使用されるべきかを示す情報とともに、テーブルにユースケースを載せる（list）するための手段と、をさらに含む。１つの構成において、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかの決定は、プロセッサの初期ブーティングの際生じる。１つの構成において、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための手段は、データをＤＲＡＭに記憶することと、データに関連してＤＲＡＭにおけるＤＲＡＭ電力消費を決定することと、プロセッサが、しきい値時間期間より長い間、データに関してアイドルスタンバイ状態であると決定することと、データをＤＲＡＭからＮＶＲＡＭに動かすことと、データに関連してＮＶＲＡＭにおけるＮＶＲＡＭ電力消費を決定することと、ＮＶＲＡＭ電力消費がＤＲＡＭ電力消費より小さいとき、データをＮＶＲＡＭに記憶したままにしておくと決定することと、ＮＶＲＡＭ電力消費がＤＲＡＭ電力消費より大きいとき、データをＤＲＡＭに戻すと決定することと、を行うように構成される。１つの構成において、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための手段は、プロセッサがアイドルスタンバイ状態であるかどうかを決定することと、プロセッサがアイドルスタンバイ状態であるとき、データをＮＶＲＡＭに記憶すること、およびプロセッサがアイドルスタンバイ状態でないとき、データをＤＲＡＭに記憶すること、を決定することと、行うように構成される。１つの構成において、データをＤＲＡＭまたはＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための手段は、プロセッサが複数のＳＩＭカードに関連してデータを処理しているかどうかを決定することと、プロセッサが複数のＳＩＭカードに関連してデータを処理していると決定されるとき、データをＤＲＡＭに記憶すると決定することと、を行うように構成される。
[0038] 開示された処理におけるステップの特定の順序または階層は、例証的なアプローチの一例であることが理解される。設計の好みに基づいて、処理におけるステップの特定の順序または階層は、再配置され得ることが理解される。さらに、いくつかのステップは、組み合わされるか、または省略され得る。添付の方法の請求項は、様々なステップの要素をサンプルの順序で提示するものであり、提示された特定の順序または階層に限定されるようには意図されない。
[0039] 先の説明は、いかなる当業者であっても、本明細書に説明された様々な態様を実現することを可能にするために提供されている。これらの態様への様々な修正は、当業者に容易に明らかとなり、本明細書に定義された一般的な原理は、他の態様に適用され得る。よって、特許請求の範囲は、本明細書に示されている態様に限定されるように意図されたものではなく、請求項の文言と一致する全ての範囲を与えられるべきであり、ここにおいて、単数形での要素への言及は、そのように明確に記載されていない限りは「１つおよび１つのみ」を意味するように意図されず、むしろ「１つ以上」を意味するように意図される。「例示的（exemplary）」という用語は、「例、実例、または例示として提供される」ことを意味するために本明細書で使用される。「例示的」なものとして本明細書に説明される任意の態様は、必ずしも、他の態様よりも好ましいまたは有利であると解釈されるべきでない。そうではないと明記されていない限りは、「何らかの／いくつかの（some）」という用語は、１つ以上を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、ならびに「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、および／またはＣの任意の組み合わせを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。特に、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、ならびに「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであり得、ここで、任意のそのような組み合わせは、Ａ、Ｂ、またはＣの１つ以上のメンバーを包含し得る。当業者に既知の、または後に既知となる、本開示全体にわたって説明された様々な態様の要素と構造的および機能的に同等な物は全て、参照によって本明細書に明確に組み込まれ、特許請求の範囲に網羅されるように意図される。さらに、本明細書で開示されたものはいずれも、特許請求の範囲において明示的に記載されているかどうかにかかわらず、公衆に献呈されるように意図されていない。要素が「〜するための手段」という表現を使用して明記されていない限りは、どの請求項の要素もミーンズプラスファンクションとして解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置によるメモリ電力低減の方法であって、
動的ランダムアクセスメモリ（ＤＲＡＭ）または不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）のどちらにデータを記憶するかを、前記ＤＲＡＭ中の前記データをリフレッシュすることと、プロセッサによる前記ＤＲＡＭに記憶される前記データの使用とに関連した前記ＤＲＡＭによる電力消費に基づいて、前記プロセッサによる前記ＮＶＲＡＭに記憶された前記データの使用に関連した前記ＮＶＲＡＭによる電力消費に基づいて、ならびに前記データに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定することと、前記ＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプであり、
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定に基づいて、前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つに記憶することと、
を備える、方法。
［Ｃ２］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、
前記デューティサイクルに基づいて、前記データに関連して、前記ＤＲＡＭがより多い電力を消費するか、または前記ＮＶＲＡＭがより多い電力を消費するか、を決定することと、
前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより多い電力を消費するとき、前記データを前記ＤＲＡＭに記憶すること、および前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより少ない電力を消費するとき、前記データを前記ＮＶＲＡＭに記憶すること、を決定することと、
を備える、Ｃ１に記載の方法。
［Ｃ３］
前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、前記データに関連して前記ＤＲＡＭによって引き出される、決定された平均電流、または前記データに関連して前記ＮＶＲＡＭによって引き出される、決定された平均電流のうちの少なくとも１つにさらに基づく、Ｃ２に記載の方法。
［Ｃ４］
前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、
前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第１の電力状態電流と、
前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第２の電力状態電流と、
前記データに関連して、前記ＤＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第１の電力状態電流と、
前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第２の電力状態電流と、
前記データに関連して、前記ＮＶＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
のうちの少なくとも１つにさらに基づく、Ｃ２に記載の方法。
［Ｃ５］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、
前記データのためのユースケースを決定することと、
前記決定されたユースケースに基づいて、前記データを前記ＮＶＲＡＭまたは前記ＤＲＡＭのどちらに記憶するかを決定するために、ユースケースに関連付けられるテーブルにアクセスすることと、
を備える、Ｃ１に記載の方法。
［Ｃ６］
ユースケースが前記テーブルに含まれていないと決定することと、
前記ユースケースが前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらで、より多いまたはより少ない電力を消費するかを決定することと、
前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記ユースケースに関連して使用されるべきかを示す情報とともに、前記テーブルに前記ユースケースを載せることと、
をさらに備える、Ｃ５に記載の方法。
［Ｃ７］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、前記プロセッサの初期ブーティングのとき生じる、Ｃ５に記載の方法。
［Ｃ８］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、
前記データを前記ＤＲＡＭに記憶することと、
前記データに関連して前記ＤＲＡＭにおけるＤＲＡＭ電力消費を決定することと、
前記プロセッサが、しきい値時間期間より長い間前記データに関してアイドルスタンバイ状態であると決定することと、
前記データを前記ＤＲＡＭから前記ＮＶＲＡＭに動かすことと、
前記データに関連して、前記ＮＶＲＡＭにおけるＮＶＲＡＭ電力消費を決定することと、
前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より小さいとき、前記データを前記ＮＶＲＡＭに記憶したままにすると決定することと、
前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より大きいとき、前記データを前記ＤＲＡＭに戻すと決定することと、
を備える、Ｃ１に記載の方法。
［Ｃ９］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、
前記プロセッサがアイドルスタンバイ状態であるかどうかを決定することと、
前記プロセッサが前記アイドルスタンバイ状態であるとき、前記データを前記ＮＶＲＡＭに記憶すること、および前記プロセッサが前記アイドルスタンバイ状態でないとき、前記データを前記ＤＲＡＭに記憶すること、を決定することと、
を備える、Ｃ１に記載の方法。
［Ｃ１０］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、
前記プロセッサが複数の加入者識別モジュール（ＳＩＭ）カードに関連してデータを処理しているかどうかを決定することと、
前記プロセッサが複数のＳＩＭカードに関連してデータを処理していると決定されるとき、前記データを前記ＤＲＡＭに記憶すると決定することと、
を備える、Ｃ１に記載の方法。
［Ｃ１１］
前記データは、システムオンチップ（ＳｏＣ）集積回路（ＩＣ）上に常駐するフラッシュメモリから前記ＤＲＡＭまたは前記ＮＶＲＡＭにロードされ、前記ＳｏＣ ＩＣは、前記プロセッサおよび前記フラッシュメモリを含む、Ｃ１に記載の方法。
［Ｃ１２］
前記ＮＶＲＡＭは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、またはナノランダムアクセスメモリ（ＮＲＡＭ）のうちの少なくとも１つを備える、Ｃ１に記載の方法。
［Ｃ１３］
前記第１の電力状態は高電力状態であり、前記第２の電力状態は低電力状態である、Ｃ１に記載の方法。
［Ｃ１４］
前記デューティサイクルに関連付けられる前記第１の電力状態の間、前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つから前記記憶されたデータを周期的にアクセスすることをさらに備える、Ｃ１に記載の方法。
［Ｃ１５］
メモリ電力低減のための装置であって、
動的ランダムアクセスメモリ（ＤＲＡＭ）または不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）のどちらにデータを記憶するかを、前記ＤＲＡＭ中の前記データをリフレッシュすることと、プロセッサによる前記ＤＲＡＭに記憶された前記データの使用とに関連した前記ＤＲＡＭによる電力消費に基づいて、前記プロセッサによる前記ＮＶＲＡＭに記憶された前記データの使用に関連した前記ＮＶＲＡＭによる電力消費に基づいて、ならびに前記データに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定するための手段と、前記ＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプであり、
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定に基づいて、前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つに記憶するための手段と、
を備える、装置。
［Ｃ１６］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための前記手段は、
前記デューティサイクルに基づいて、前記データに関連して、前記ＤＲＡＭがより多い電力を消費するか、または前記ＮＶＲＡＭがより多い電力を消費するか、を決定することと、
前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより多い電力を消費するとき、前記データを前記ＤＲＡＭに記憶すること、および前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより少ない電力を消費するとき、前記データを前記ＮＶＲＡＭに記憶すること、を決定することと、
を行うように構成される、Ｃ１５に記載の装置。
［Ｃ１７］
前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、前記データに関連して前記ＤＲＡＭによって引き出される、決定された平均電流、または前記データに関連して前記ＮＶＲＡＭによって引き出される、決定された平均電流のうちの少なくとも１つにさらに基づく、Ｃ１６に記載の装置。
［Ｃ１８］
前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、
前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第１の電力状態電流と、
前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第２の電力状態電流と、
前記データに関連して、前記ＤＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第１の電力状態電流と、
前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第２の電力状態電流と、
前記データに関連して、前記ＮＶＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
のうちの少なくとも１つにさらに基づく、Ｃ１６に記載の装置。
［Ｃ１９］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための前記手段は、
前記データのためのユースケースを決定することと、
前記決定されたユースケースに基づいて、前記データを前記ＮＶＲＡＭまたは前記ＤＲＡＭのどちらに記憶するかを決定するために、ユースケースに関連付けられるテーブルにアクセスすることと、
を行うように構成される、Ｃ１５に記載の装置。
［Ｃ２０］
ユースケースが前記テーブルに含まれていないと決定するための手段と、
前記ユースケースが前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらで、より多いまたはより少ない電力を消費するかを決定するための手段と、
前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記ユースケースに関連して使用されるべきかを示す情報とともに、前記テーブルに前記ユースケースを載せるための手段と、
をさらに備える、Ｃ１９に記載の装置。
［Ｃ２１］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、前記プロセッサの初期ブーティングのとき生じる、Ｃ１９に記載の装置。
［Ｃ２２］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための前記手段は、
前記データを前記ＤＲＡＭに記憶することと、
前記データに関連して前記ＤＲＡＭにおけるＤＲＡＭ電力消費を決定することと、
前記プロセッサが、しきい値時間期間より長い間前記データに関してアイドルスタンバイ状態であると決定することと、
前記データを前記ＤＲＡＭから前記ＮＶＲＡＭに動かすことと、
前記データに関連して、前記ＮＶＲＡＭにおけるＮＶＲＡＭ電力消費を決定することと、
前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より小さいとき、前記データを前記ＮＶＲＡＭに記憶したままにすると決定することと、
前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より大きいとき、前記データを前記ＤＲＡＭに戻すと決定することと、
を行うように構成される、Ｃ１５に記載の装置。
［Ｃ２３］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための前記手段は、
前記プロセッサがアイドルスタンバイ状態であるかどうかを決定することと、
前記プロセッサが前記アイドルスタンバイ状態であるとき、前記データを前記ＮＶＲＡＭに記憶すること、および前記プロセッサが前記アイドルスタンバイ状態でないとき、前記データを前記ＤＲＡＭに記憶することを決定することと、
を行うように構成される、Ｃ１５に記載の装置。
［Ｃ２４］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための前記手段は、
前記プロセッサが複数の加入者識別モジュール（ＳＩＭ）カードに関連してデータを処理しているかどうかを決定することと、
前記プロセッサが複数のＳＩＭカードに関連してデータを処理していると決定されるとき、前記データを前記ＤＲＡＭに記憶すると決定することと、
を行うように構成される、Ｃ１５に記載の装置。
［Ｃ２５］
前記データは、システムオンチップ（ＳｏＣ）集積回路（ＩＣ）上に常駐するフラッシュメモリから前記ＤＲＡＭまたは前記ＮＶＲＡＭにロードされ、前記ＳｏＣ ＩＣは、前記プロセッサおよび前記フラッシュメモリを含む、Ｃ１５に記載の装置。
［Ｃ２６］
前記ＮＶＲＡＭは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、またはナノランダムアクセスメモリ（ＮＲＡＭ）のうちの少なくとも１つを備える、Ｃ１５に記載の装置。
［Ｃ２７］
前記第１の電力状態は高電力状態であり、前記第２の電力状態は低電力状態である、Ｃ１５に記載の装置。
［Ｃ２８］
前記デューティサイクルに関連付けられる前記第１の電力状態の間、前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つから前記記憶されたデータを周期的にアクセスするための手段をさらに備える、Ｃ１５に記載の装置。
［Ｃ２９］
メモリ電力低減のための装置であって、
メモリと、
前記メモリに結合される少なくとも１つのプロセッサと、を備え、前記少なくとも１つのプロセッサは、
動的ランダムアクセスメモリ（ＤＲＡＭ）または不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）のどちらにデータを記憶するかを、前記ＤＲＡＭ中の前記データをリフレッシュすることと、プロセッサによる前記ＤＲＡＭに記憶された前記データの使用とに関連した前記ＤＲＡＭによる電力消費に基づいて、前記プロセッサによる前記ＮＶＲＡＭに記憶された前記データの使用に関連した前記ＮＶＲＡＭによる電力消費に基づいて、ならびに前記データに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定することと、前記ＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプであり、
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定に基づいて、前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つに記憶することと、
を行うように構成される、装置。
［Ｃ３０］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、前記少なくとも１つのプロセッサは、
前記デューティサイクルに基づいて、前記データに関連して、前記ＤＲＡＭがより多い電力を消費するか、または前記ＮＶＲＡＭがより多い電力を消費するか、を決定することと、
前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより多い電力を消費するとき、前記データを前記ＤＲＡＭに記憶すること、および前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより少ない電力を消費するとき、前記データを前記ＮＶＲＡＭに記憶すること、を決定することと、
を行うように構成される、Ｃ２９に記載の装置。
［Ｃ３１］
前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、前記データに関連して前記ＤＲＡＭによって引き出される、決定された平均電流、または前記データに関連して前記ＮＶＲＡＭによって引き出される、決定された平均電流のうちの少なくとも１つにさらに基づく、Ｃ３０に記載の装置。
［Ｃ３２］
前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、
前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第１の電力状態電流と、
前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第２の電力状態電流と、
前記データに関連して、前記ＤＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第１の電力状態電流と、
前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第２の電力状態電流と、
前記データに関連して、前記ＮＶＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
のうちの少なくとも１つにさらに基づく、Ｃ３０に記載の装置。
［Ｃ３３］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、前記少なくとも１つのプロセッサは、
前記データのためのユースケースを決定することと、
前記決定されたユースケースに基づいて、前記データを前記ＮＶＲＡＭまたは前記ＤＲＡＭのどちらに記憶するかを決定するために、ユースケースに関連付けられるテーブルにアクセスすることと、
を行うように構成される、Ｃ２９に記載の装置。
［Ｃ３４］
前記少なくとも１つのプロセッサは、
ユースケースが前記テーブルに含まれていないと決定することと、
前記ユースケースが前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらで、より多いまたはより少ない電力を消費するかを決定することと、
前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記ユースケースに関連して使用されるべきかを示す情報とともに、前記テーブルに前記ユースケースを載せることと、
を行うようにさらに構成される、Ｃ３３に記載の装置。
［Ｃ３５］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、前記プロセッサの初期ブーティングの際生じる、Ｃ３３に記載の装置。
［Ｃ３６］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、前記少なくとも１つのプロセッサは、
前記データを前記ＤＲＡＭに記憶することと、
前記データに関連して前記ＤＲＡＭにおけるＤＲＡＭ電力消費を決定することと、
前記プロセッサが、しきい値時間期間より長い間前記データに関してアイドルスタンバイ状態であると決定することと、
前記データを前記ＤＲＡＭから前記ＮＶＲＡＭに動かすことと、
前記データに関連して、前記ＮＶＲＡＭにおけるＮＶＲＡＭ電力消費を決定することと、
前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より小さいとき、前記データを前記ＮＶＲＡＭに記憶したままにすると決定することと、
前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より大きいとき、前記データを前記ＤＲＡＭに戻すと決定することと、
を行うように構成される、Ｃ２９に記載の装置。
［Ｃ３７］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、前記少なくとも１つのプロセッサは、
前記プロセッサがアイドルスタンバイ状態であるかどうかを決定することと、
前記プロセッサが前記アイドルスタンバイ状態であるとき、前記データを前記ＮＶＲＡＭに記憶すること、および前記プロセッサが前記アイドルスタンバイ状態でないとき、前記データを前記ＤＲＡＭに記憶することを決定することと、
を行うように構成される、Ｃ２９に記載の装置。
［Ｃ３８］
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、前記少なくとも１つのプロセッサは、
前記プロセッサが複数の加入者識別モジュール（ＳＩＭ）カードに関連してデータを処理しているかどうかを決定することと、
前記プロセッサが複数のＳＩＭカードに関連してデータを処理していると決定されるとき、前記データを前記ＤＲＡＭに記憶すると決定することと、
を行うように構成される、Ｃ２９に記載の装置。
［Ｃ３９］
前記データは、システムオンチップ（ＳｏＣ）集積回路（ＩＣ）上に常駐するフラッシュメモリから前記ＤＲＡＭまたは前記ＮＶＲＡＭにロードされ、前記ＳｏＣ ＩＣは、前記プロセッサおよび前記フラッシュメモリを含む、Ｃ２９に記載の装置。
［Ｃ４０］
前記ＮＶＲＡＭは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、またはナノランダムアクセスメモリ（ＮＲＡＭ）のうちの少なくとも１つを備える、Ｃ２９に記載の装置。
［Ｃ４１］
前記第１の電力状態は高電力状態であり、前記第２の電力状態は低電力状態である、Ｃ２９に記載の装置。
［Ｃ４２］
前記少なくとも１つのプロセッサは、前記デューティサイクルに関連付けられる前記第１の電力状態の間、前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つから前記記憶されたデータを周期的にアクセスするようにさらに構成される、Ｃ２９に記載の装置。
［Ｃ４３］
メモリ電力低減のためのコンピュータ実行可能なコードを記憶するコンピュータ可読媒体であって、
動的ランダムアクセスメモリ（ＤＲＡＭ）または不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）のどちらにデータを記憶するかを、前記ＤＲＡＭ中の前記データをリフレッシュすることと、プロセッサによる前記ＤＲＡＭに記憶された前記データの使用とに関連した前記ＤＲＡＭによる電力消費に基づいて、前記プロセッサによる前記ＮＶＲＡＭに記憶された前記データの使用に関連した前記ＮＶＲＡＭによる電力消費に基づいて、ならびに前記データに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定することと、前記ＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプであり、
前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定に基づいて、前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つに記憶することと、
を行うためのコードを備える、コンピュータ可読媒体。

Claims (43)

  1. 装置によるメモリ電力低減の方法であって、
    動的ランダムアクセスメモリ（ＤＲＡＭ）または不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）のどちらにデータを記憶するかを、前記ＤＲＡＭ中の前記データをリフレッシュすることと、プロセッサによる前記ＤＲＡＭに記憶された前記データの使用とに関連した前記ＤＲＡＭによる電力消費に基づいて、前記プロセッサによる前記ＮＶＲＡＭに記憶された前記データの使用に関連した前記ＮＶＲＡＭによる電力消費に基づいて、ならびに前記データに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定することと、前記ＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプであり、
    前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定に基づいて、前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つに記憶することと、
    を備える、方法。
  2. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、
    前記デューティサイクルに基づいて、前記データに関連して、前記ＤＲＡＭがより多い電力を消費するか、または前記ＮＶＲＡＭがより多い電力を消費するか、を決定することと、
    前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより多い電力を消費するとき、前記データを前記ＤＲＡＭに記憶すること、および前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより少ない電力を消費するとき、前記データを前記ＮＶＲＡＭに記憶すること、を決定することと、
    を備える、請求項１に記載の方法。
  3. 前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、前記データに関連して前記ＤＲＡＭによって引き出される、決定された平均電流、または前記データに関連して前記ＮＶＲＡＭによって引き出される、決定された平均電流のうちの少なくとも１つにさらに基づく、請求項２に記載の方法。
  4. 前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、
    前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第１の電力状態電流と、
    前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第２の電力状態電流と、
    前記データに関連して、前記ＤＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
    前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第１の電力状態電流と、
    前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第２の電力状態電流と、
    前記データに関連して、前記ＮＶＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
    のうちの少なくとも１つにさらに基づく、請求項２に記載の方法。
  5. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、
    前記データのためのユースケースを決定することと、
    前記決定されたユースケースに基づいて、前記データを前記ＮＶＲＡＭまたは前記ＤＲＡＭのどちらに記憶するかを決定するために、ユースケースに関連付けられるテーブルにアクセスすることと、
    を備える、請求項１に記載の方法。
  6. ユースケースが前記テーブルに含まれていないと決定することと、
    前記ユースケースが前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらで、より多いまたはより少ない電力を消費するかを決定することと、
    前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記ユースケースに関連して使用されるべきかを示す情報とともに、前記テーブルに前記ユースケースを載せることと、
    をさらに備える、請求項５に記載の方法。
  7. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、前記プロセッサの初期ブーティングの際生じる、請求項５に記載の方法。
  8. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、
    前記データを前記ＤＲＡＭに記憶することと、
    前記データに関連して前記ＤＲＡＭにおけるＤＲＡＭ電力消費を決定することと、
    前記プロセッサが、しきい値時間期間より長い間前記データに関してアイドルスタンバイ状態であると決定することと、
    前記データを前記ＤＲＡＭから前記ＮＶＲＡＭに動かすことと、
    前記データに関連して、前記ＮＶＲＡＭにおけるＮＶＲＡＭ電力消費を決定することと、
    前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より小さいとき、前記データを前記ＮＶＲＡＭに記憶したままにすると決定することと、
    前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より大きいとき、前記データを前記ＤＲＡＭに戻すと決定することと、
    を備える、請求項１に記載の方法。
  9. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、
    前記プロセッサがアイドルスタンバイ状態であるかどうかを決定することと、
    前記プロセッサが前記アイドルスタンバイ状態であるとき、前記データを前記ＮＶＲＡＭに記憶すること、および前記プロセッサが前記アイドルスタンバイ状態でないとき、前記データを前記ＤＲＡＭに記憶すること、を決定することと、
    を備える、請求項１に記載の方法。
  10. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、
    前記プロセッサが複数の加入者識別モジュール（ＳＩＭ）カードに関連してデータを処理しているかどうかを決定することと、
    前記プロセッサが複数のＳＩＭカードに関連してデータを処理していると決定されるとき、前記データを前記ＤＲＡＭに記憶すると決定することと、
    を備える、請求項１に記載の方法。
  11. 前記データは、システムオンチップ（ＳｏＣ）集積回路（ＩＣ）上に常駐するフラッシュメモリから前記ＤＲＡＭまたは前記ＮＶＲＡＭにロードされ、前記ＳｏＣ ＩＣは、前記プロセッサおよび前記フラッシュメモリを含む、請求項１に記載の方法。
  12. 前記ＮＶＲＡＭは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、またはナノランダムアクセスメモリ（ＮＲＡＭ）のうちの少なくとも１つを備える、請求項１に記載の方法。
  13. 前記第１の電力状態は高電力状態であり、前記第２の電力状態は低電力状態である、請求項１に記載の方法。
  14. 前記デューティサイクルに関連付けられる前記第１の電力状態の間、前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つから前記記憶されたデータを周期的にアクセスすることをさらに備える、請求項１に記載の方法。
  15. メモリ電力低減のための装置であって、
    動的ランダムアクセスメモリ（ＤＲＡＭ）または不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）のどちらにデータを記憶するかを、前記ＤＲＡＭ中の前記データをリフレッシュすることと、プロセッサによる前記ＤＲＡＭに記憶された前記データの使用とに関連した前記ＤＲＡＭによる電力消費に基づいて、前記プロセッサによる前記ＮＶＲＡＭに記憶された前記データの使用に関連した前記ＮＶＲＡＭによる電力消費に基づいて、ならびに前記データに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定するための手段と、前記ＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプであり、
    前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定に基づいて、前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つに記憶するための手段と、
    を備える、装置。
  16. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための前記手段は、
    前記デューティサイクルに基づいて、前記データに関連して、前記ＤＲＡＭがより多い電力を消費するか、または前記ＮＶＲＡＭがより多い電力を消費するか、を決定することと、
    前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより多い電力を消費するとき、前記データを前記ＤＲＡＭに記憶すること、および前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより少ない電力を消費するとき、前記データを前記ＮＶＲＡＭに記憶すること、を決定することと、
    を行うように構成される、請求項１５に記載の装置。
  17. 前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、前記データに関連して前記ＤＲＡＭによって引き出される、決定された平均電流、または前記データに関連して前記ＮＶＲＡＭによって引き出される、決定された平均電流のうちの少なくとも１つにさらに基づく、請求項１６に記載の装置。
  18. 前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、
    前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第１の電力状態電流と、
    前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第２の電力状態電流と、
    前記データに関連して、前記ＤＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
    前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第１の電力状態電流と、
    前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第２の電力状態電流と、
    前記データに関連して、前記ＮＶＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
    のうちの少なくとも１つにさらに基づく、請求項１６に記載の装置。
  19. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための前記手段は、
    前記データのためのユースケースを決定することと、
    前記決定されたユースケースに基づいて、前記データを前記ＮＶＲＡＭまたは前記ＤＲＡＭのどちらに記憶するかを決定するために、ユースケースに関連付けられるテーブルにアクセスすることと、
    を行うように構成される、請求項１５に記載の装置。
  20. ユースケースが前記テーブルに含まれていないと決定するための手段と、
    前記ユースケースが前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらで、より多いまたはより少ない電力を消費するかを決定するための手段と、
    前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記ユースケースに関連して使用されるべきかを示す情報とともに、前記テーブルに前記ユースケースを載せるための手段と、
    をさらに備える、請求項１９に記載の装置。
  21. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、前記プロセッサの初期ブーティングの際生じる、請求項１９に記載の装置。
  22. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための前記手段は、
    前記データを前記ＤＲＡＭに記憶することと、
    前記データに関連して前記ＤＲＡＭにおけるＤＲＡＭ電力消費を決定することと、
    前記プロセッサが、しきい値時間期間より長い間前記データに関してアイドルスタンバイ状態であると決定することと、
    前記データを前記ＤＲＡＭから前記ＮＶＲＡＭに動かすことと、
    前記データに関連して、前記ＮＶＲＡＭにおけるＮＶＲＡＭ電力消費を決定することと、
    前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より小さいとき、前記データを前記ＮＶＲＡＭに記憶したままにすると決定することと、
    前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より大きいとき、前記データを前記ＤＲＡＭに戻すと決定することと、
    を行うように構成される、請求項１５に記載の装置。
  23. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための前記手段は、
    前記プロセッサがアイドルスタンバイ状態であるかどうかを決定することと、
    前記プロセッサが前記アイドルスタンバイ状態であるとき、前記データを前記ＮＶＲＡＭに記憶すること、および前記プロセッサが前記アイドルスタンバイ状態でないとき、前記データを前記ＤＲＡＭに記憶すること、を決定することと、
    を行うように構成される、請求項１５に記載の装置。
  24. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、決定するための前記手段は、
    前記プロセッサが複数の加入者識別モジュール（ＳＩＭ）カードに関連してデータを処理しているかどうかを決定することと、
    前記プロセッサが複数のＳＩＭカードに関連してデータを処理していると決定されるとき、前記データを前記ＤＲＡＭに記憶すると決定することと、
    を行うように構成される、請求項１５に記載の装置。
  25. 前記データは、システムオンチップ（ＳｏＣ）集積回路（ＩＣ）上に常駐するフラッシュメモリから前記ＤＲＡＭまたは前記ＮＶＲＡＭにロードされ、前記ＳｏＣ ＩＣは、前記プロセッサおよび前記フラッシュメモリを含む、請求項１５に記載の装置。
  26. 前記ＮＶＲＡＭは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、またはナノランダムアクセスメモリ（ＮＲＡＭ）のうちの少なくとも１つを備える、請求項１５に記載の装置。
  27. 前記第１の電力状態は高電力状態であり、前記第２の電力状態は低電力状態である、請求項１５に記載の装置。
  28. 前記デューティサイクルに関連付けられる前記第１の電力状態の間、前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つから前記記憶されたデータを周期的にアクセスするための手段をさらに備える、請求項１５に記載の装置。
  29. メモリ電力低減のための装置であって、
    メモリと、
    前記メモリに結合される少なくとも１つのプロセッサと、を備え、前記少なくとも１つのプロセッサは、
    動的ランダムアクセスメモリ（ＤＲＡＭ）または不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）のどちらにデータを記憶するかを、前記ＤＲＡＭ中の前記データをリフレッシュすることと、プロセッサによる前記ＤＲＡＭに記憶された前記データの使用とに関連した前記ＤＲＡＭによる電力消費に基づいて、前記プロセッサによる前記ＮＶＲＡＭに記憶された前記データの使用に関連した前記ＮＶＲＡＭによる電力消費に基づいて、ならびに前記データに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定することと、前記ＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプであり、
    前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定に基づいて、前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つに記憶することと、
    を行うように構成される、装置。
  30. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、前記少なくとも１つのプロセッサは、
    前記デューティサイクルに基づいて、前記データに関連して、前記ＤＲＡＭがより多い電力を消費するか、または前記ＮＶＲＡＭがより多い電力を消費するか、を決定することと、
    前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより多い電力を消費するとき、前記データを前記ＤＲＡＭに記憶すること、および前記ＮＶＲＡＭが前記データに関連して前記ＤＲＡＭより少ない電力を消費するとき、前記データを前記ＮＶＲＡＭに記憶すること、を決定することと、
    を行うように構成される、請求項２９に記載の装置。
  31. 前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、前記データに関連して前記ＤＲＡＭによって引き出される、決定された平均電流、または前記データに関連して前記ＮＶＲＡＭによって引き出される、決定された平均電流のうちの少なくとも１つにさらに基づく、請求項３０に記載の装置。
  32. 前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記データに関連してより多い電力を消費するかの前記決定は、
    前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第１の電力状態電流と、
    前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＤＲＡＭによって引き出される、決定された第２の電力状態電流と、
    前記データに関連して、前記ＤＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
    前記データに関連して、前記プロセッサの前記第１の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第１の電力状態電流と、
    前記データに関連して、前記プロセッサの前記第２の電力状態の間、前記ＮＶＲＡＭによって引き出される、決定された第２の電力状態電流と、
    前記データに関連して、前記ＮＶＲＡＭによって前記第１の電力状態および前記第２の電力状態において引き出される電流に関連付けられる前記デューティサイクルと、
    のうちの少なくとも１つにさらに基づく、請求項３０に記載の装置。
  33. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、前記少なくとも１つのプロセッサは、
    前記データのためのユースケースを決定することと、
    前記決定されたユースケースに基づいて、前記データを前記ＮＶＲＡＭまたは前記ＤＲＡＭのどちらに記憶するかを決定するために、ユースケースに関連付けられるテーブルにアクセスすることと、
    を行うように構成される、請求項２９に記載の装置。
  34. 前記少なくとも１つのプロセッサは、
    ユースケースが前記テーブルに含まれていないと決定することと、
    前記ユースケースが前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらで、より多いまたはより少ない電力を消費するかを決定することと、
    前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらが前記ユースケースに関連して使用されるべきかを示す情報とともに、前記テーブルに前記ユースケースを載せることと、
    を行うようにさらに構成される、請求項３３に記載の装置。
  35. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定は、前記プロセッサの初期ブーティングの際生じる、請求項３３に記載の装置。
  36. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、前記少なくとも１つのプロセッサは、
    前記データを前記ＤＲＡＭに記憶することと、
    前記データに関連して前記ＤＲＡＭにおけるＤＲＡＭ電力消費を決定することと、
    前記プロセッサが、しきい値時間期間より長い間前記データに関してアイドルスタンバイ状態であると決定することと、
    前記データを前記ＤＲＡＭから前記ＮＶＲＡＭに動かすことと、
    前記データに関連して、前記ＮＶＲＡＭにおけるＮＶＲＡＭ電力消費を決定することと、
    前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より小さいとき、前記データを前記ＮＶＲＡＭに記憶したままにすると決定することと、
    前記ＮＶＲＡＭ電力消費が前記ＤＲＡＭ電力消費より大きいとき、前記データを前記ＤＲＡＭに戻すと決定することと、
    を行うように構成される、請求項２９に記載の装置。
  37. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、前記少なくとも１つのプロセッサは、
    前記プロセッサがアイドルスタンバイ状態であるかどうかを決定することと、
    前記プロセッサが前記アイドルスタンバイ状態であるとき、前記データを前記ＮＶＲＡＭに記憶すること、および前記プロセッサが前記アイドルスタンバイ状態でないとき、前記データを前記ＤＲＡＭに記憶すること、を決定することと、
    を行うように構成される、請求項２９に記載の装置。
  38. 前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかを決定するために、前記少なくとも１つのプロセッサは、
    前記プロセッサが複数の加入者識別モジュール（ＳＩＭ）カードに関連してデータを処理しているかどうかを決定することと、
    前記プロセッサが複数のＳＩＭカードに関連してデータを処理していると決定されるとき、前記データを前記ＤＲＡＭに記憶すると決定することと、
    を行うように構成される、請求項２９に記載の装置。
  39. 前記データは、システムオンチップ（ＳｏＣ）集積回路（ＩＣ）上に常駐するフラッシュメモリから前記ＤＲＡＭまたは前記ＮＶＲＡＭにロードされ、前記ＳｏＣ ＩＣは、前記プロセッサおよび前記フラッシュメモリを含む、請求項２９に記載の装置。
  40. 前記ＮＶＲＡＭは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、またはナノランダムアクセスメモリ（ＮＲＡＭ）のうちの少なくとも１つを備える、請求項２９に記載の装置。
  41. 前記第１の電力状態は高電力状態であり、前記第２の電力状態は低電力状態である、請求項２９に記載の装置。
  42. 前記少なくとも１つのプロセッサは、前記デューティサイクルに関連付けられる前記第１の電力状態の間、前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つから前記記憶されたデータを周期的にアクセスするようにさらに構成される、請求項２９に記載の装置。
  43. メモリ電力低減のためのコンピュータ実行可能なコードを記憶する非一時的なコンピュータ可読媒体であって、
    動的ランダムアクセスメモリ（ＤＲＡＭ）または不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）のどちらにデータを記憶するかを、前記ＤＲＡＭ中の前記データをリフレッシュすることと、プロセッサによる前記ＤＲＡＭに記憶された前記データの使用とに関連した前記ＤＲＡＭによる電力消費に基づいて、前記プロセッサによる前記ＮＶＲＡＭに記憶された前記データの使用に関連した前記ＮＶＲＡＭによる電力消費に基づいて、ならびに前記データに関連して第１の電力状態および第２の電力状態において引き出される電流に関連付けられるデューティサイクルに基づいて、決定することと、前記ＮＶＲＡＭは、フラッシュメモリ以外のランダムアクセスメモリのタイプであり、
    前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのどちらに記憶するかの前記決定に基づいて、前記データを前記ＤＲＡＭまたは前記ＮＶＲＡＭのうちの１つに記憶することと、
    を行うためのコードを備える、コンピュータ可読媒体。
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