TWI596469B - 用於記憶體功率降低之方法及裝置 - Google Patents

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Description

用於記憶體功率降低之方法及裝置
本發明大體上係關於功率降低，且更特定而言係關於記憶體功率降低。
動態隨機存取記憶體(DRAM)係甚至在非作用中時仍消耗功率之揮發性記憶體，此係因為必須週期性地刷新(refresh)所儲存資訊。諸如磁阻式隨機存取記憶體(MRAM)、相變式隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、鐵電式隨機存取記憶體(FeRAM)或奈米隨機存取記憶體(NRAM)之非揮發性隨機存取記憶體(NVRAM)在非作用中時消耗比DRAM少之功率，但在作用中時消耗比DRAM多之功率。需要與DRAM及NVRAM相關聯之關於在利用此等記憶體元件之系統單晶片(SoC)/積體電路(IC)內之功率降低的方法及裝置。
在本發明之態樣中，提供一種用於記憶體功率降低之方法及裝置。該裝置基於以下各項而判定在一處理器之一閒置狀態期間將資料儲存至一DRAM抑或一NVRAM中：與刷新該DRAM中之該資料及由該處理器使用儲存於該DRAM中之該資料相關聯之該DRAM之一功率消耗、與由該處理器使用儲存於該NVRAM中之該資料相關聯之該 NVRAM之一功率消耗，及與在與該資料相關聯之一第一功率狀態及一第二功率狀態中所汲取之電流相關聯的工作循環。該NVRAM係除快閃記憶體外之一類型之隨機存取記憶體。該處理器基於將該資料儲存於該DRAM抑或該NVRAM中之該判定而將該資料儲存至該DRAM或該NVRAM中之一者中。該裝置可為與該處理器分離之一控制器/處理器，或可為該處理器。
100‧‧‧圖解
102‧‧‧系統單晶片
104‧‧‧中央處理單元(CPU)
106‧‧‧動態隨機存取記憶體(DRAM)控制器
108‧‧‧輸入/輸出介面
110‧‧‧動態隨機存取記憶體(DRAM)
112‧‧‧睡眠控制器
114‧‧‧功率管理積體電路(PMIC)
116‧‧‧快閃記憶體控制器
118‧‧‧輸入/輸出介面
120‧‧‧NAND快閃記憶體
200‧‧‧圖解
202‧‧‧系統單晶片
204‧‧‧中央處理單元
206‧‧‧動態隨機存取記憶體控制器
208‧‧‧輸入/輸出介面
210‧‧‧動態隨機存取記憶體(DRAM)
212‧‧‧睡眠控制器
214‧‧‧功率管理積體電路(PMIC)
216‧‧‧快閃記憶體控制器
218‧‧‧輸入/輸出介面
220‧‧‧NAND快閃記憶體
222‧‧‧智慧型隨機存取記憶體類型仲裁器(SRTA)
224‧‧‧非快閃非揮發性隨機存取記憶體控制器
226‧‧‧輸入/輸出介面
228‧‧‧非快閃非揮發性隨機存取記憶體(NVRAM)
300‧‧‧圖解
400‧‧‧流程圖
402‧‧‧步驟
404‧‧‧步驟
406‧‧‧步驟
408‧‧‧步驟
410‧‧‧步驟
412‧‧‧步驟
420‧‧‧步驟
500‧‧‧流程圖
502‧‧‧步驟
504‧‧‧步驟
506‧‧‧步驟
508‧‧‧步驟
510‧‧‧步驟
600‧‧‧流程圖
602‧‧‧步驟
604‧‧‧步驟
606‧‧‧步驟
608‧‧‧步驟
610‧‧‧步驟
612‧‧‧步驟
614‧‧‧步驟
616‧‧‧步驟
618‧‧‧步驟
700‧‧‧流程圖
702‧‧‧步驟
704‧‧‧步驟
706‧‧‧步驟
708‧‧‧步驟
710‧‧‧步驟
712‧‧‧步驟
圖1係說明具有各種記憶體元件之SoC之圖解。
圖2係說明用於記憶體功率降低之例示性裝置之圖解。
圖3係說明在不同相關聯功率狀態期間之DRAM及非快閃NVRAM電流消耗之圖解。
圖4係關於用於記憶體功率降低之第一組例示性方法之流程圖之圖解。
圖5係關於用於記憶體功率降低之第二組例示性方法之流程圖之圖解。
圖6係關於用於記憶體功率降低之第三組例示性方法之流程圖之圖解。
圖7係關於用於記憶體功率降低之第四組例示性方法之流程圖之圖解。
下文結合附圖所闡明之詳細描述意欲作為對各種組態之描述且並不意欲表示可實踐本文中所描述之概念之僅有的組態。出於提供對各種概念之澈底理解的目的，詳細描述包括特定細節。然而，對熟習此項技術者將顯而易見，可在無此等特定細節之情況下實踐此等概念。在一些例項中，眾所周知之結構及組件係以方塊圖形式展示以便避免混淆此等概念。裝置及方法將在以下詳細說明中予以闡述並可在 附圖中藉由各種區塊、模組、組件、電路、步驟、程序、演算法、元件等等加以說明。
圖1係說明具有各種記憶體元件之SoC之圖解100。如圖1中所展示，SoC 102包括與動態隨機存取記憶體(DRAM)控制器106及快閃記憶體控制器116介接之CPU 104。DRAM控制器106經由輸入/輸出介面108與DRAM 110進行通信。快閃記憶體控制器116經由輸入/輸出介面118與NAND快閃記憶體120進行通信。SoC 102進一步包括與功率管理積體電路(PMIC)114通信之睡眠控制器112。PMIC 114管理提供至DRAM 110及NAND快閃記憶體120之功率。
在CPU 104之非作用中/睡眠狀態期間，輸入/輸出介面108、DRAM 110、PMIC 114及睡眠控制器112由於刷新儲存於DRAM 110中之資料而消耗功率。使用非快閃記憶體NVRAM而非DRAM來儲存某一資料可降低在與此資料相關聯之CPU 104之低功率狀態(例如，非作用中狀態、閒置狀態、閒置待機狀態、睡眠狀態)期間由該等記憶體元件消耗之功率。
圖2係說明用於記憶體功率降低之例示性裝置之圖解200。如圖2中所展示，系統單晶片(SoC)202(亦被稱作SoC IC)包括中央處理單元(CPU)204，CPU 204與DRAM控制器206、快閃記憶體控制器216及非快閃NVRAM控制器224介接。DRAM控制器206經由輸入/輸出介面208與DRAM 210進行通信。快閃記憶體控制器216經由輸入/輸出介面218與NAND快閃記憶體220進行通信。非快閃NVRAM控制器224經由輸入/輸出介面226與非快閃NVRAM 228進行通信。非快閃NVRAM 228可為MRAM、PRAM、RRAM、FeRAM或NRAM中之一者。SoC 202進一步包括與PMIC 214通信之睡眠控制器212。PMIC 214管理提供至DRAM 210、NAND快閃記憶體220及非快閃NVRAM 228之功率。SoC 202進一步包括與DRAM控制器206及非快閃NVRAM控制器 224介接之智慧型隨機存取記憶體類型仲裁器(SRTA)222。在一項組態中，SRTA 222與CPU 204分離且與CPU 204介接。在另一組態中，SRTA 222係CPU 204內之模組或係CPU 204。SRTA 222經組態以基於以下各項而判定將資料儲存至DRAM 210抑或非快閃NVRAM 228中：與刷新DRAM 210中之資料及使用由CPU 204儲存於DRAM 210中之資料相關聯之DRAM 210之功率消耗、與使用由CPU 204儲存於非快閃NVRAM 228中之資料相關聯之非快閃NVRAM 228之功率消耗及與在與資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環。第一功率狀態可為高功率狀態且第二功率狀態可為低功率狀態。此外，SRTA 222經組態以基於將資料儲存於DRAM 210抑或非快閃NVRAM 228中之判定而將資料儲存至DRAM 210或非快閃NVRAM 228中之一者中。SRTA 222可將資料自快閃記憶體220載入/儲存至DRAM 210或非快閃NVRAM 228中。替代地，SRTA 222可使資料自一個記憶體移動至另一記憶體，且因此可使儲存於DRAM 210中之資料自非快閃NVRAM 228移動，且可使儲存於非快閃NVRAM 228中之資料自DRAM 210移動。儘管DRAM 210、非快閃NVRAM 228、PMIC 214及快閃記憶體220未經說明位於SoC 202上，但DRAM 210、非快閃NVRAM 228、PMIC 214及快閃記憶體220中之一或多者可駐存於SoC 202上。舉例而言，在一項組態中，SoC 202亦包括DRAM 210、非快閃NVRAM 228及快閃記憶體220。以下關於圖3及圖4提供與將資料儲存於DRAM 210抑或非快閃NVRAM 228中之判定相關聯之進一步論述。
圖3係說明在不同相關聯功率狀態期間之DRAM及非快閃NVRAM電流消耗之圖解300。基於圖3之電流汲取量變曲線，在週期T DRX 期間之DRAM之平均電流消耗I ave_DRAM 等於[(T DRX -T W )I SR +T W I Mem ]/T DRX ，(方程式1)
且在週期T DRX 期間之非快閃NVRAM之平均電流消耗I ave_NVRAM 等於[(T DRX -T W_NV )I NV_IDLE +T W_NV I MemNV ]/T DRX ，(方程式2)
其等於1.224T W I Mem /T DRX (方程式3)，假定I MemNV =1.2I Mem 、T W_NV =1.02T W 及I NV_IDLE =0。當前，在作用中功率狀態期間，非快閃NVRAM可消耗比DRAM多15%至20%之電流。此外，非快閃NVRAM可具有比DRAM多大約20%之寫入延時，從而針對此等異動導致作用中記憶體時刻表之大致2%之增加。因此，以上方程式假定非快閃NVRAM在作用中功率狀態期間消耗比DRAM多20%之電流，且非快閃NVRAM之作用中功率狀態比DRAM之作用中功率狀態長2%。若假定改變，則方程式3改變。在相同電壓V下，功率消耗(V*I)保持相同關係。在一項組態中，SRTA 222可經組態以在(與資料之使用相關聯)非快閃NVRAM之平均電流消耗I ave_NVRAM 小於DRAM之平均電流消耗I ave_DRAM 時將資料儲存於非快閃NVRAM中且經組態以在(與資料之使用相關聯)非快閃NVRAM之平均電流消耗I ave_NVRAM 大於DRAM之平均電流消耗I ave_DRAM 時將資料儲存於DRAM中。當I Mem /I SR >[1-D CD ]/[0.224D CD ]時，其中D CD 係DRAM之工作循環，或當I Mem /I SR >[1-0.98D CN ]/[0.22D CN ]時，其中D CN 係非快閃NVRAM之工作循環，DRAM之平均電流消耗I ave_DRAM 小於非快閃NVRAM之平均電流消耗I ave_NVRAM 。定義K等於[1-D CD ]/[0.224D CD ]，SRTA 222可經組態以在I Mem >KI SR 時將資料儲存在DRAM中且在I Mem <KI SR 時將資料儲存於非快閃NVRAM中。替代地，可相對於非快閃NVRAM之工作循環定義K，且SRTA 222可經組態以基於此經定義K將資料儲存於DRAM或非快閃NVRAM中。當I Mem =KI SR 時，SRTA 222可經組態以將資料儲存於DRAM或非快閃NVRAM中。在一項組態中，當I Mem =KI SR 時，SRTA 222可經組態以將資料儲存於DRAM中。在另一組態中，當 I Mem =KI SR 時，SRTA 222可經組態以基於諸如與資料相關聯之電流量變曲線將改變使得DRAM或非快閃NVRAM將汲取更多平均電流之未來可能性之其他因素而將資料儲存於DRAM或非快閃NVRAM中。
如以上所論述，參考圖2及圖3，SRTA 222可基於以下各項而判定將資料儲存至DRAM 210抑或非快閃NVRAM 228中：與刷新DRAM 210中之資料及使用由CPU 204儲存於DRAM 210中之資料相關聯之DRAM 210之功率消耗、與使用由CPU 204儲存於非快閃NVRAM 228中之資料相關聯之非快閃NVRAM 228之功率消耗及與在與資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環。第一功率狀態可為高功率狀態且第二功率狀態可為低功率狀態。第一功率狀態係在DRAM之時間週期T DRX 之時間週期T W 期間，且在非快閃NVRAM之時間週期T DRX 之時間週期1.02T W 期間。第二功率狀態係DRAM/非快閃NVRAM處於閒置/睡眠狀態中之時間週期T DRX 之剩餘時間週期。工作循環可為DRAM 210之工作循環D CD 或非快閃NVRAM 228之工作循環D CN 。因此，SRTA 222可基於I ave_DRAM 及I ave_NVRAM 以及D CD 及/或D CN 而判定將資料儲存至DRAM 210抑或非快閃NVRAM 228中。隨後，SRTA 222可基於將資料儲存於DRAM 210抑或非快閃NVRAM 228中之判定而將資料儲存至DRAM 210或非快閃NVRAM 228中之一者。SRTA 222可為與CPU 204分離之控制器/處理器，可為CPU 204內之模組，或可為CPU 204。
在一項組態中，SRTA 222可基於與資料相關聯之由DRAM汲取之所判定平均電流I ave_DRAM 或與資料相關聯之由NVRAM汲取之所判定平均電流I ave_NVRAM 而判定將資料儲存於DRAM抑或非快閃NVRAM中。具體而言，SRTA 222可基於與資料相關聯之工作循環D CD 或D CN 而判定上述K值，且基於所判定K值，判定DRAM消耗較多與該資料相關聯之功率抑或非快閃NVRAM消耗較多與資料相關聯之功率。舉例而 言，如上文所論述，SRTA 222可經組態以在I Mem >KI SR 時將資料儲存在DRAM中且在I Mem <KI SR 時將資料儲存於非快閃NVRAM中。一般而言，SRTA 222可基於以下各項中之至少一者而判定DRAM抑或非快閃NVRAM消耗較多與資料相關聯之功率：在與資料相關聯之處理器之第一功率狀態期間由DRAM汲取之所判定第一功率狀態電流I Mem 、在與資料相關聯之處理器之第二功率狀態期間由DRAM汲取之所判定第二功率狀態電流I SR 、與由DRAM在與資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環D CD 、在與資料相關聯之處理器之第一功率狀態期間由非快閃NVRAM所汲取之所判定第一功率狀態電流I MemNV (針對方程式3假定為1.2I Mem )、在與資料相關聯之處理器之第二功率狀態期間由NVRAM所汲取之所判定第二功率狀態電流I NV_IDLE (針對方程式3大致假定為零)，及與由NVRAM在與資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環D CM 。
在一項組態中，為了判定將資料儲存於DRAM抑或非快閃NVRAM中，SRTA 222可判定資料之使用狀況，其中該使用狀況指示與資料相關聯之工作循環D CD 及/或D CN ，或資料之平均消耗電流I ave_DRAM 及I ave_NVRAM 。在判定該使用狀況之後，SRTA 222可旋即存取與使用狀況相關聯之查找表以基於所判定使用狀況而判定將資料儲存於非快閃NVRAM抑或DRAM中。舉例而言，若資料與音樂(其可具有相對低工作循環)相關聯，則SRTA 222可基於查找表而判定應將資料儲存於非快閃NVRAM中，且若資料與視訊遊戲(其可具有相對高工作循環)相關聯，則SRTA 222可基於查找表而判定應將資料儲存於DRAM中。
當SRTA 222判定使用狀況未包括於查找表中時，SRTA 222可判定使用狀況在DRAM抑或非快閃NVRAM中消耗較多或較少功率，且 在查找表中列出該使用狀況及指示應與該使用狀況相關聯地使用DRAM抑或非快閃NVRAM之資訊。當判定將資料儲存於DRAM抑或非快閃NVRAM中時，SRTA 222在CPU之初始啟動時作出此判定。舉例而言，關於在CPU之初始啟動時被正常載入至DRAM中之資料，SRTA 222可判定基於使用狀況及查找表之資料之子集應儲存於非快閃NVRAM而非DRAM中。隨後，SRTA 222可使用不同方法來判定將資料儲存於DRAM抑或非快閃NVRAM中。
若SRTA 222不能存取查找表，或若SRTA 222無法在查找表中找到使用狀況，則SRTA 222可執行試驗量測以判定DRAM抑或非快閃NVRAM針對資料集消耗更多功率。舉例而言，SRTA 222可初始將資料儲存至DRAM中，且基於來自促進即時記憶體電流監視之嵌入式電流感測器之資訊而判定DRAM中與資料相關聯之DRAM功率消耗。在判定CPU已處於關於資料之閒置待機狀態中歷時長於臨限時間週期(例如，D CD 小於臨限值使得T DRX -T W 大於臨限時間週期)之後，SRTA 222旋即可使資料自DRAM移動至非快閃NVRAM。此後，SRTA 222可判定與資料相關聯之非快閃NVRAM中之NVRAM功率消耗。隨後，SRTA 222可在NVRAM功率消耗小於DRAM功率消耗時判定繼續將資料儲存在非快閃NVRAM中，且可在非快閃NVRAM功率消耗大於DRAM功率消耗時判定使資料移回至DRAM。替代地或另外，SRTA 222可在查找表中產生指示應將此資料儲存於DRAM或非快閃NVRAM中之一者中之新使用狀況，此取決於哪一者具有與資料相關聯之較低功率消耗。
在一項組態中，為了判定將資料儲存於DRAM抑或非快閃NVRAM中，SRTA 222可判定CPU係處於閒置待機狀態中抑或未處於閒置待機狀態中。SRTA 222可接著在CPU處於閒置待機狀態中時判定將資料儲存於非快閃NVRAM中且在CPU未處於閒置待機狀態中時判 定將資料儲存於DRAM中。舉例而言，在UE未在使用中且UE處於閒置待機狀態中時，SRTA 222可判定將資料儲存於非快閃NVRAM中。若資料已儲存於DRAM中，則SRTA 222可在判定UE處於閒置待機狀態中時使此資料移動至非快閃NVRAM。
在一項組態中，當UE利用兩個或兩個以上用戶識別碼模組(SIM)卡(亦即，雙SIM卡)時，SRTA 222可判定將資料儲存於DRAM中，且當UE利用僅一個SIM卡時，SRTA 222可判定將資料儲存於非快閃NVRAM中。當UE利用兩個或兩個以上SIM卡時，可藉由兩個或兩個以上SIM卡更頻繁地存取某一資料。如此，儲存此資料之記憶體元件可具有相對較高工作循環。在與資料相關聯之相對較高工作循環的情況下，SRTA 222可判定應將此資料儲存於DRAM而非非快閃NVRAM中。
圖4係關於用於記憶體功率降低之第一組例示性方法之流程圖400之圖解。該方法可由諸如SRTA 222之裝置執行。SRTA 222可為與CPU 204分離之控制器/處理器、CPU 204內之模組或CPU 204。在402處，用於記憶體功率降低之裝置基於以下各項而判定將資料儲存至DRAM或非快閃NVRAM中：與刷新DRAM中之資料及由處理器使用儲存於DRAM中之資料相關聯之DRAM之功率消耗、與由處理器使用儲存於非快閃NVRAM中之資料相關聯之非快閃NVRAM之功率消耗及與在與資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環。如上文所論述，非快閃NVRAM係除快閃記憶體外之一類型之隨機存取記憶體。關於402，用於記憶體功率降低之裝置基於與DRAM/非快閃NVRAM相關聯之功率消耗而判定將資料儲存至DRAM或非快閃NVRAM中。在第一組態中，功率消耗可為估計功率消耗，而非實際功率消耗。在此組態中，用於記憶體功率降低之裝置可基於與資料相關聯之工作循環而估計功率消耗。在第二組態中， 功率消耗可為實際功率消耗。在此組態中，用於記憶體功率降低之裝置可將資料儲存於DRAM及/或非快閃NVRAM中並存取該資料以便判定與儲存/存取該資料相關聯之實際功率消耗。在404處，裝置基於將資料儲存於DRAM抑或非快閃NVRAM中之該判定而將資料儲存至DRAM或非快閃NVRAM中之一者中。
在一項組態中，為了判定將資料儲存於DRAM或非快閃NVRAM中(在402處)，在406處，裝置可基於工作循環而判定DRAM消耗更多與資料相關聯之功率抑或非快閃NVRAM消耗更多與資料相關聯之功率。另外，在408處，裝置可當非快閃NVRAM比DRAM更多地消耗與資料相關聯之功率時，判定將資料儲存至DRAM中，且當非快閃NVRAM比DRAM更少地消耗與資料相關聯之功率時，判定將資料儲存至非快閃NVRAM中。
在一項組態中，DRAM抑或非快閃NVRAM消耗較多與資料相關聯之功率之該判定進一步基於以下各種中之至少一者：與資料相關聯之由DRAM所汲取之所判定平均電流或與資料相關聯之由非快閃NVRAM所汲取之所判定平均電流。在一項組態中，DRAM抑或非快閃NVRAM消耗較多與資料相關聯之功率之該判定進一步基於以下各項中之至少一者：在與資料相關聯之處理器之第一功率狀態期間由DRAM所汲取之所判定第一功率狀態電流、在與資料相關聯之處理器之第二功率狀態期間由DRAM所汲取之所判定第二功率狀態電流、與由DRAM在與資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環、在與資料相關聯之處理器之第一功率狀態期間由非快閃NVRAM所汲取之所判定第一功率狀態電流、在與資料相關聯之處理器之第二功率狀態期間由非快閃NVRAM所汲取之所判定第二功率狀態電流，及與由與資料相關聯之非快閃NVRAM在第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環。
在一項組態中，為了判定將資料儲存於DRAM抑或非快閃NVRAM中(在402處)，在410處，裝置可判定資料之使用狀況，且在412處，裝置可存取與使用狀況相關聯之表以基於所判定使用狀況而判定將資料儲存於非快閃NVRAM抑或DRAM中。
在一項組態中，在420處，裝置可在與工作循環相關聯之第一功率狀態期間週期性地自DRAM或NVRAM中之一者存取所儲存資料。舉例而言，參考圖3，假定裝置判定將資料集儲存至DRAM中。亦假定當存取/刷新DRAM內之資料集時DRAM具有如圖3中所展示之電流量變曲線。如此，在DRAM內，在時間週期T DRX 之第一功率狀態之時間週期T W 期間消耗與資料集相關聯之I Mem 電流，且在時間週期T DRX 之第一功率狀態(例如，閒置/睡眠狀態)之剩餘時間週期期間消耗與資料集相關聯之I SR 電流。在420處消耗之平均電流小於在將資料集儲存於非快閃NVRAM中之情況下將消耗之平均電流，此係因為裝置先前判定(例如，經由估計)DRAM將消耗比與存取資料集相關聯之非快閃NVRAM少之與存取/刷新資料集相關聯之電流。舉例而言，參考圖3，假定裝置判定將資料集儲存至非快閃NVRAM中。亦假定當存取非快閃NVRAM內之資料集時非快閃NVRAM具有如圖3中所展示之電流量變曲線。如此，在非快閃NVRAM內，在時間週期T DRX 之第一功率狀態之時間週期1.02T W 期間消耗與資料集相關聯之1.2I Mem 電流，且在時間週期T DRX 之第二功率狀態(例如，閒置/睡眠狀態)之剩餘時間週期期間消耗與資料集相關聯之I NV_IDLE 電流。在420處所消耗之平均電流小於在將資料集儲存於DRAM中之情況下將消耗之平均電流，此係因為裝置先前判定(例如，經由估計)非快閃NVRAM將消耗比與存取/刷新資料集相關聯之DRAM少之與存取資料集相關聯之電流。
DRAM/非快閃NVRAM可當裝置在第一時間週期期間(例如，在第一功率狀態期間)週期性地存取DRAM/非快閃NVRAM內之資料集時 且當裝置在第二時間週期期間(例如，在第二功率狀態期間)未週期性地存取資料集時具有圖3中所展示之電流量變曲線。舉例而言，資料集可為音樂檔案。裝置可週期性地存取DRAM/非快閃NVRAM以讀取音樂檔案之部分，從而導致在存取時間期間DRAM/非快閃NVRAM消耗較高電流。在裝置未存取DRAM/非快閃NVRAM中之音樂檔案之時間期間，DRAM/非快閃NVRAM可消耗較低電流。
圖5係關於用於記憶體功率降低之第二組例示性方法之流程圖500之圖解。方法可由諸如SRTA 222之裝置執行。SRTA 222可為與CPU 204分離之控制器/處理器、CPU 204內之模組或CPU 204。在502處，裝置判定使用狀況未包括於表中。在504處，裝置判定使用狀況在DRAM抑或非快閃NVRAM中消耗較多或較少功率。在506處，裝置在表中列出該使用狀況及指示應與該使用狀況相關聯地使用DRAM抑或非快閃NVRAM之資訊。在508處，裝置基於以下各項而判定將資料儲存至DRAM抑或非快閃NVRAM中：與刷新該DRAM中之該資料及由該處理器使用儲存於該DRAM中之該資料相關聯之該DRAM之功率消耗、與由該處理器使用儲存於該非快閃NVRAM中之該資料相關聯之該非快閃NVRAM之功率消耗及與在與該資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯的工作循環。裝置可藉由執行410及412來執行508。在510處，裝置基於將資料儲存於DRAM抑或非快閃NVRAM中之該判定而將資料儲存至DRAM或非快閃NVRAM中之一者中。在一項組態中，在處理器之初始啟動後旋即發生將資料儲存於DRAM抑或非快閃NVRAM中之判定。
圖6係關於用於記憶體功率降低之第三組例示性方法之流程圖600之圖解。該方法可由諸如SRTA 222之裝置執行。SRTA 222可為與CPU 204分離之控制器/處理器、CPU 204內之模組或CPU 204。在602處，用於記憶體功率降低之裝置基於以下各項而判定將資料儲存至 DRAM或非快閃NVRAM中：與刷新DRAM中之資料及由處理器使用儲存於DRAM中之資料相關聯之DRAM之功率消耗、與由處理器使用儲存於非快閃NVRAM中之資料相關聯之非快閃NVRAM之功率消耗及與在與資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環。在604處，裝置基於將資料儲存於DRAM抑或非快閃NVRAM中之該判定而將資料儲存至DRAM或非快閃NVRAM中之一者中。
為了判定將資料儲存於DRAM抑或非快閃NVRAM中(在602處)，在606處，裝置可將資料儲存至DRAM中。另外，在608處，裝置可判定DRAM中與資料相關聯之DRAM功率消耗。另外，在610處，裝置可判定處理器已處於關於資料之閒置待機狀態中歷時長於臨限時間週期。另外，在612處，裝置可使資料自DRAM移動至非快閃NVRAM。另外，在614處，裝置可判定非快閃NVRAM中與資料相關聯之NVRAM功率消耗。另外，在616處，裝置可在NVRAM功率消耗小於DRAM功率消耗時判定繼續將資料儲存於非快閃NVRAM中。此外，在618處，裝置可在NVRAM功率消耗大於DRAM功率消耗時判定使資料移動回至DRAM。
圖7係關於用於記憶體功率降低之第四組例示性方法之流程圖700之圖解。該方法可由諸如SRTA 222之裝置執行。SRTA 222可為與CPU 204分離之控制器/處理器、CPU 204內之模組或CPU 204。在702處，用於記憶體功率降低之裝置基於以下各項而判定將資料儲存至DRAM抑或非快閃NVRAM中：與刷新DRAM中之資料及由處理器使用儲存於DRAM中之資料相關聯之DRAM之功率消耗、與由處理器使用儲存於非快閃NVRAM中之資料相關聯之非快閃NVRAM之功率消耗，及與在與資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環。在704處，裝置基於將資料儲存於DRAM抑 或非快閃NVRAM中之該判定而將資料儲存至DRAM或非快閃NVRAM中之一者中。
在一項組態中，為了判定將資料儲存於DRAM抑或非快閃NVRAM中(在702處)，在706處，裝置可判定處理器是否處於閒置待機狀態中，且在708處，裝置可在處理器處於閒置待機狀態中時判定將資料儲存於非快閃NVRAM中且在處理器未處於閒置待機狀態中時將資料儲存於DRAM中。
在一項組態中，為了判定將資料儲存於DRAM抑或非快閃NVRAM中(在702處)，在710處，裝置可判定處理器是否正處理與複數個SIM卡相關聯之資料，且在712處，裝置可在判定處理器正處理與複數個SIM卡相關聯之資料時判定將資料儲存於DRAM中。
在一項組態中，在404、510、604及704處，將資料自駐存於SoC IC上之快閃記憶體載入至DRAM或非快閃NVRAM中。SoC IC包括處理器及快閃記憶體。在一項組態中，非快閃NVRAM係MRAM、PRAM、RRAM、FeRAM或NRAM中之至少一者。在一項組態中。第一功率狀態係高功率狀態且第二功率狀態係低功率狀態。
在一項組態中，用於記憶體功率降低之裝置包括用於基於以下各項而判定將資料儲存至DRAM抑或NVRAM中的構件：與刷新該DRAM中之該資料及由該處理器使用儲存於該DRAM中之該資料相關聯之該DRAM之功率消耗、與由該處理器使用儲存於該NVRAM中之該資料相關聯之該NVRAM之功率消耗，及與在與該資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯的工作循環。該NVRAM係除快閃記憶體外之一類型之隨機存取記憶體。該裝置進一步包括用於基於將該資料儲存於該DRAM抑或該NVRAM中之該判定而將該資料儲存至該DRAM或該NVRAM中之一者中的構件。在一項組態中，為了判定將資料儲存於DRAM抑或NVRAM中，用於判定的 構件經組態以基於工作循環而判定DRAM消耗較多與該資料相關聯之功率抑或NVRAM消耗較多與資料相關聯之功率；且在NVRAM比DRAM消耗更多之與資料相關聯之功率時判定將資料儲存至DRAM中，且在NVRAM比DRAM消耗更少之與資料相關聯之功率時將資料儲存至NVRAM中。在一項組態中，DRAM抑或NVRAM消耗較多與資料相關聯之功率之該判定進一步基於與資料相關聯之由DRAM所汲取之所判定平均電流或與資料相關聯之由NVRAM所汲取之所判定平均電流中之至少一者。在一項組態中，DRAM抑或NVRAM消耗較多與資料相關聯之功率之該判定進一步基於以下各項中之至少一者：在與資料相關聯之處理器之第一功率狀態期間由DRAM所汲取之所判定第一功率狀態電流、在與資料相關聯之處理器之第二功率狀態期間由DRAM所汲取之所判定第二功率狀態電流、與由DRAM在與資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環、在與資料相關聯之處理器之第一功率狀態期間由NVRAM所汲取之所判定第一功率狀態電流、在與資料相關聯之處理器之第二功率狀態期間由NVRAM所汲取之所判定第二功率狀態電流，及與由NVRAM在與資料相關聯之第一功率狀態及第二功率狀態中所汲取之電流相關聯之工作循環。在一項組態中，為了判定將資料儲存於DRAM抑或NVRAM中，用於判定的構件經組態以判定資料之使用狀況，且存取與使用狀況相關聯之表以基於所判定使用狀況而判定將資料儲存於NVRAM抑或DRAM中。在一項組態中，裝置進一步包括用於判定使用狀況未包括於表中的構件，用於判定使用狀況在DRAM抑或NVRAM中消耗較多或較少功率的構件以及用於在表中列出該使用狀況及指示應與使用狀況相關聯地使用DRAM抑或NVRAM之資訊的構件。在一項組態中，在處理器之初始啟動後旋即發生將資料儲存於DRAM抑或NVRAM中之判定。在一項組態中，為了判定將資料儲存 於DRAM抑或NVRAM中，用於判定的構件經組態以將資料儲存至DRAM中，判定與資料相關聯之DRAM中之DRAM功率消耗，判定處理器已處於關於資料之閒置待機狀態長於臨限時間週期，使資料自DRAM移動至NVRAM，判定與資料相關聯之NVRAM中之NVRAM功率消耗，當NVRAM功率消耗小於DRAM功率消耗時判定繼續將資料儲存於NVRAM中，及當NVRAM功率消耗大於DRAM功率消耗時判定使資料移動回至DRAM。在一項組態中，為了判定將資料儲存於DRAM抑或NVRAM中，用於判定的構件經組態以判定處理器是否處於閒置待機狀態中，且在處理器處於閒置待機狀態中時判定將資料儲存於NVRAM中且在處理器未處於閒置待機狀態中時判定將資料儲存於DRAM中。在一項組態中，為了判定將資料儲存於DRAM抑或非快閃NVRAM中，用於判定的構件經組態以判定處理器是否正處理與複數個SIM卡相關聯之資料，且在判定處理器正處理與複數個SIM卡相關聯之資料時判定將資料儲存於DRAM中。
應理解，所揭示之程序中之步驟之特定次序或階層係對例示性方法之說明。基於設計偏好，應理解，可重新配置程序中之步驟之特定次序或階層。此外，一些步驟可經組合或省略。所附方法請求項以樣本次序呈現各種步驟之要素，且並不意欲限於所呈現之特定次序或階層。
提供先前描述以使得熟習此項技術者能夠實踐本文中所描述之各種態樣。熟習此項技術者將容易明瞭對此等態樣之各種修改，且本文中所定義之一般原理可適用於其他態樣。因此，申請專利範圍並不意欲限於本文中所展示之態樣，而是欲賦予其與申請專利範圍之語言一致之全部範疇，其中以單數形式對一元件之提及並不意欲意味著「一個且僅一個」(除非明確地如此陳述)，而是「一或多個」。措詞「例示性」在本文中用於意指「用作實例、例項或說明」。本文中描述 為「例示性」之任一態樣未必解釋為比其他態樣較佳或有利。除非另有明確地陳述，否則術語「某一」係指一或多個。諸如「A、B或C中之至少一者」、「A、B及C中之至少一者」及「A、B、C或其任何組合」之組合包括A、B及/或C之任何組合，且可包括多個A、多個B或多個C。具體而言，諸如「A、B或C中之至少一者」、「A、B及C中之至少一者」及「A、B、C或其任何組合」之組合可為僅A、僅B、僅C、A及B、A及C、B及C或A及B及C，其中任何此等組合可含有A、B或C中之一或多個成員。為熟習此項技術者已知或稍後將知曉之貫穿本發明所描述之各種態樣中之元件的所有結構及功能等效物以引用的方式確切地併入本文中且意欲由申請專利範圍囊括。此外，本文中所揭示之任何內容皆不意欲奉獻於公眾而不論此揭示內容是否在申請專利範圍中予以明確地敍述。任何請求項元件不應被認作構件加功能，除非該元件係使用片語「用於...之構件」來予以明確地敍述。
400‧‧‧流程圖
402‧‧‧步驟
404‧‧‧步驟
406‧‧‧步驟
408‧‧‧步驟
410‧‧‧步驟
412‧‧‧步驟
420‧‧‧步驟

Claims (43)

  1. 一種藉由一裝置之記憶體功率降低之方法，其包含：基於以下各項而判定將資料儲存至一動態隨機存取記憶體(DRAM)抑或一非揮發性隨機存取記憶體(NVRAM)中：與刷新(refreshing)該DRAM中之該資料及由一處理器使用儲存於該DRAM中之該資料相關聯之該DRAM之一功率消耗、與由該處理器使用儲存於該NVRAM中之該資料相關聯之該NVRAM之一功率消耗，及與在與該資料相關聯之一第一功率狀態及一第二功率狀態中所汲取之電流相關聯的一工作循環，該NVRAM係除快閃記憶體外之一類型之隨機存取記憶體；及基於將該資料儲存於該DRAM抑或該NVRAM中之該判定而將該資料儲存至該DRAM或該NVRAM中之一者。
  2. 如請求項1之方法，其中將該資料儲存於該DRAM抑或該NVRAM中之該判定包含：基於該工作循環而判定該DRAM消耗較多與該資料相關聯之功率抑或該NVRAM消耗較多與該資料相關聯之功率；及當該NVRAM比該DRAM更多地消耗與該資料相關聯之功率時，判定將該資料儲存至該DRAM中，且當該NVRAM比該DRAM更少地消耗與該資料相關聯之功率時，判定將該資料儲存至該NVRAM中。
  3. 如請求項2之方法，其中該DRAM抑或該NVRAM消耗較多與該資料相關聯之功率之該判定進一步基於與該資料相關聯之由該DRAM所汲取之一所判定平均電流或與該資料相關聯之由該NVRAM所汲取之一所判定平均電流中之至少一者。
  4. 如請求項2之方法，其中該DRAM抑或該NVRAM消耗較多與該資 料相關聯之功率之該判定進一步基於以下各項中之至少一者：在與該資料相關聯之該處理器之該第一功率狀態期間由該DRAM所汲取之一所判定第一功率狀態電流、在與該資料相關聯之該處理器之該第二功率狀態期間由該DRAM所汲取之一所判定第二功率狀態電流、與由該DRAM在與該資料相關聯之該第一功率狀態及該第二功率狀態中所汲取之電流相關聯之該工作循環、在與該資料相關聯之該處理器之該第一功率狀態期間由該NVRAM所汲取之一所判定第一功率狀態電流、在與該資料相關聯之該處理器之該第二功率狀態期間由該NVRAM所汲取之一所判定第二功率狀態電流，及與由該NVRAM在與該資料相關聯之該第一功率狀態及該第二功率狀態中所汲取之電流相關聯之該工作循環。
  5. 如請求項1之方法，其中將該資料儲存於該DRAM抑或該NVRAM中之該判定包含：判定關於該資料之一使用狀況；及存取與使用狀況相關聯之一表以基於該所判定使用狀況而判定將該資料儲存於該NVRAM抑或該DRAM中。
  6. 如請求項5之方法，其進一步包含：判定一使用狀況未包括於該表中；判定該使用狀況在該DRAM抑或該NVRAM中消耗較多或較少功率；及在該表中列出該使用狀況及指示應與該使用狀況相關聯地使用該DRAM抑或該NVRAM之資訊。
  7. 如請求項5之方法，其中在該處理器之一初始啟動後旋即發生將該資料儲存於該DRAM抑或該NVRAM中之該判定。
  8. 如請求項1之方法，其中將該資料儲存於該DRAM抑或該NVRAM 中之該判定包含：將該資料儲存至該DRAM中；判定該DRAM中與該資料相關聯之一DRAM功率消耗；判定該處理器已處於關於該資料之一閒置待機狀態中歷時長於一臨限時間週期；使該資料自該DRAM移動至該NVRAM；判定該NVRAM中與該資料相關聯之一NVRAM功率消耗；在該NVRAM功率消耗小於該DRAM功率消耗時判定繼續將該資料儲存於該NVRAM中；及在該NVRAM功率消耗大於該DRAM功率消耗時判定使該資料移動回至該DRAM。
  9. 如請求項1之方法，其中將該資料儲存於該DRAM抑或該NVRAM中之該判定包含：判定該處理器是否處於一閒置待機狀態中；及在該處理器處於該閒置待機狀態中時判定將該資料儲存於該NVRAM中且在該處理器未處於該閒置待機狀態中時判定將該資料儲存於該DRAM中。
  10. 如請求項1之方法，其中將該資料儲存於該DRAM抑或該NVRAM中之該判定包含：判定該處理器是否正處理與複數個用戶識別碼模組(SIM)卡相關聯之資料；及在判定該處理器正處理與複數個SIM卡相關聯之資料時判定將該資料儲存於該DRAM中。
  11. 如請求項1之方法，其中將該資料自駐存於一系統單晶片(SoC)積體電路(IC)上之快閃記憶體載入至該DRAM或該NVRAM中，該SoC IC包括該處理器及該快閃記憶體。
  12. 如請求項1之方法，其中該NVRAM包含磁阻式隨機存取記憶體(MRAM)、相變式隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、鐵電式隨機存取記憶體(FeRAM)或奈米隨機存取記憶體(NRAM)中之至少一者。
  13. 如請求項1之方法，其中該第一功率狀態係一高功率狀態且該第二功率狀態係一低功率狀態。
  14. 如請求項1之方法，其進一步包含：在與該工作循環相關聯之該第一功率狀態期間週期性地自該DRAM或該NVRAM中之一者存取該所儲存資料。
  15. 一種用於記憶體功率降低之裝置，其包含：用於基於以下各項而判定將資料儲存至一動態隨機存取記憶體(DRAM)抑或一非揮發性隨機存取記憶體(NVRAM)中的構件：與刷新該DRAM中之該資料及由一處理器使用儲存於該DRAM中之該資料相關聯之該DRAM之一功率消耗、與由該處理器使用儲存於該NVRAM中之該資料相關聯之該NVRAM之一功率消耗，及與在與該資料相關聯之一第一功率狀態及一第二功率狀態中所汲取之電流相關聯的一工作循環，該NVRAM係除快閃記憶體外之一類型之隨機存取記憶體；及用於基於將該資料儲存於該DRAM抑或該NVRAM中之該判定而將該資料儲存至該DRAM或該NVRAM中之一者的構件。
  16. 如請求項15之裝置，其中為了判定將該資料儲存於該DRAM抑或該NVRAM中，用於判定的該構件經組態以：基於該工作循環而判定該DRAM消耗較多與該資料相關聯之功率抑或該NVRAM消耗較多與該資料相關聯之功率；及當該NVRAM比該DRAM更多地消耗與該資料相關聯之功率時，判定將該資料儲存至該DRAM中，且當該NVRAM比該 DRAM更少地消耗與該資料相關聯之功率時，判定將該資料儲存至該NVRAM中。
  17. 如請求項16之裝置，其中該DRAM抑或該NVRAM消耗較多與該資料相關聯之功率之該判定進一步基於與該資料相關聯之由該DRAM所汲取之一所判定平均電流或與該資料相關聯之由該NVRAM所汲取之一所判定平均電流中之至少一者。
  18. 如請求項16之裝置，其中該DRAM抑或該NVRAM消耗較多與該資料相關聯之功率之該判定進一步基於以下各項中之至少一者：在與該資料相關聯之該處理器之該第一功率狀態期間由該DRAM所汲取之一所判定第一功率狀態電流、在與該資料相關聯之該處理器之該第二功率狀態期間由該DRAM所汲取之一所判定第二功率狀態電流、與由該DRAM在與該資料相關聯之該第一功率狀態及該第二功率狀態中所汲取之電流相關聯之該工作循環、在與該資料相關聯之該處理器之該第一功率狀態期間由該NVRAM所汲取之一所判定第一功率狀態電流、在與該資料相關聯之該處理器之該第二功率狀態期間由該NVRAM所汲取之一所判定第二功率狀態電流，及與由該NVRAM在與該資料相關聯之該第一功率狀態及該第二功率狀態中所汲取之電流相關聯之該工作循環。
  19. 如請求項15之裝置，其中為了判定將該資料儲存於該DRAM抑或該NVRAM中，用於判定的該構件經組態以：判定關於該資料之一使用狀況；及存取與使用狀況相關聯之一表以基於該所判定使用狀況而判定將該資料儲存於該NVRAM抑或該DRAM中。
  20. 如請求項19之裝置，其進一步包含：用於判定一使用狀況未包括於該表中的構件； 用於判定該使用狀況在該DRAM抑或該NVRAM中消耗較多或較少功率的構件；及用於在該表中列出該使用狀況及指示應與該使用狀況相關聯地使用該DRAM抑或該NVRAM之資訊的構件。
  21. 如請求項19之裝置，其中在該處理器之一初始啟動後旋即發生將該資料儲存於該DRAM抑或該NVRAM中之該判定。
  22. 如請求項15之裝置，其中為了判定將該資料儲存於該DRAM抑或該NVRAM中，用於判定的該構件經組態以：將該資料儲存至該DRAM中；判定該DRAM中與該資料相關聯之一DRAM功率消耗；判定該處理器已處於關於該資料之一閒置待機狀態中歷時長於一臨限時間週期；使該資料自該DRAM移動至該NVRAM；判定該NVRAM中與該資料相關聯之一NVRAM功率消耗；在該NVRAM功率消耗小於該DRAM功率消耗時判定繼續將該資料儲存於該NVRAM中；及在該NVRAM功率消耗大於該DRAM功率消耗時判定使該資料移動回至該DRAM。
  23. 如請求項15之裝置，其中為了判定將該資料儲存於該DRAM抑或該NVRAM中，用於判定的該構件經組態以：判定該處理器是否處於一閒置待機狀態中；及在該處理器處於該閒置待機狀態中時判定將該資料儲存於該NVRAM中且在該處理器未處於該閒置待機狀態中時判定將該資料儲存於該DRAM中。
  24. 如請求項15之裝置，其中為了判定將該資料儲存於該DRAM抑或該NVRAM中，用於判定的該構件經組態以： 判定該處理器是否正處理與複數個用戶識別碼模組(SIM)卡相關聯之資料；及在判定該處理器正處理與複數個SIM卡相關聯之資料時判定將該資料儲存於該DRAM中。
  25. 如請求項15之裝置，其中將該資料自駐存於一系統單晶片(SoC)積體電路(IC)上之快閃記憶體載入至該DRAM或該NVRAM中，該SoC IC包括該處理器及該快閃記憶體。
  26. 如請求項15之裝置，其中該NVRAM包含磁阻式隨機存取記憶體(MRAM)、相變式隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、鐵電式隨機存取記憶體(FeRAM)或奈米隨機存取記憶體(NRAM)中之至少一者。
  27. 如請求項15之裝置，其中該第一功率狀態係一高功率狀態且該第二功率狀態係一低功率狀態。
  28. 如請求項15之方法，其進一步包含用於在與該工作循環相關聯之該第一功率狀態期間週期性地自該DRAM或該NVRAM中之一者存取該所儲存資料的構件。
  29. 一種用於記憶體功率降低之裝置，其包含：一記憶體；及至少一個處理器，其耦接至該記憶體且經組態以：基於以下各項而判定將資料儲存至一動態隨機存取記憶體(DRAM)抑或一非揮發性隨機存取記憶體(NVRAM)中：與刷新該DRAM中之該資料及由一處理器使用儲存於該DRAM中之該資料相關聯之該DRAM之一功率消耗、與由該處理器使用儲存於該NVRAM中之該資料相關聯之該NVRAM之一功率消耗，及與在與該資料相關聯之一第一功率狀態及一第二功率狀態中所汲取之電流相關聯的一工作循環，該NVRAM係除快閃記憶體外之一 類型之隨機存取記憶體；及基於將該資料儲存於該DRAM抑或該NVRAM中之該判定而將該資料儲存至該DRAM或該NVRAM中之一者。
  30. 如請求項29之裝置，其中為了判定將該資料儲存於該DRAM抑或該NVRAM中，該至少一個處理器經組態以：基於該工作循環而判定該DRAM消耗較多與該資料相關聯之功率抑或該NVRAM消耗較多與該資料相關聯之功率；及當該NVRAM比該DRAM更多地消耗與該資料相關聯之功率時，判定將該資料儲存至該DRAM中，且當該NVRAM比該DRAM更少地消耗與該資料相關聯之功率時，判定將該資料儲存至該NVRAM中。
  31. 如請求項30之裝置，其中該DRAM抑或該NVRAM消耗較多與該資料相關聯之功率之該判定進一步基於由與資料相關聯之該DRAM所汲取之一所判定平均電流或由與該資料相關聯之該NVRAM所汲取之一所判定平均電流中之至少一者。
  32. 如請求項30之裝置，其中該DRAM抑或該NVRAM消耗較多與該資料相關聯之功率之該判定進一步基於以下各項中之至少一者：在與該資料相關聯之該處理器之該第一功率狀態期間由該DRAM所汲取之一所判定第一功率狀態電流、在與該資料相關聯之該處理器之該第二功率狀態期間由該DRAM所汲取之一所判定第二功率狀態電流、與由與該資料相關聯之該DRAM在該第一功率狀態及該第二功率狀態中所汲取之電流相關聯之該工作循環、在與該資料相關聯之該處理器之該第一功率狀態期間由該NVRAM所汲取之一所判定第一功率狀態電流、在與該資料相關聯之該處理器之該第二功率狀態期間由該NVRAM所汲取之一所判定第二功率狀態電流，及與由與該資料相關聯之該NVRAM在 該第一功率狀態及該第二功率狀態中所汲取之電流相關聯之該工作循環。
  33. 如請求項29之裝置，其中為了判定將該資料儲存於該DRAM抑或該NVRAM中，該至少一個處理器經組態以：判定關於該資料之一使用狀況；及存取與使用狀況相關聯之一表以基於該所判定使用狀況而判定將該資料儲存於該NVRAM抑或該DRAM中。
  34. 如請求項33之裝置，其中該至少一個處理器經進一步組態以：判定一使用狀況未包括於該表中；判定該使用狀況在該DRAM抑或該NVRAM中消耗較多或較少功率；及在該表中列出該使用狀況及指示應與該使用狀況相關聯地使用該DRAM抑或該NVRAM之資訊。
  35. 如請求項33之裝置，其中在該處理器之一初始啟動後旋即發生將該資料儲存於該DRAM抑或該NVRAM中之該判定。
  36. 如請求項29之裝置，其中為了判定將該資料儲存於該DRAM抑或該NVRAM中，該至少一個處理器經組態以：將該資料儲存至該DRAM中；判定該DRAM中與該資料相關聯之一DRAM功率消耗；判定該處理器已處於關於該資料之一閒置待機狀態中歷時長於一臨限時間週期；使該資料自該DRAM移動至該NVRAM；判定該NVRAM中與該資料相關聯之一NVRAM功率消耗；在該NVRAM功率消耗小於該DRAM功率消耗時判定繼續將該資料儲存於該NVRAM中；及在該NVRAM功率消耗大於該DRAM功率消耗時判定使該資料 移動回至該DRAM。
  37. 如請求項29之裝置，其中為了判定將該資料儲存於該DRAM抑或該NVRAM中，該至少一個處理器經組態以：判定該處理器是否處於一閒置待機狀態中；及在該處理器處於該閒置待機狀態中時判定將該資料儲存於該NVRAM中且在該處理器未處於該閒置待機狀態中時判定將該資料儲存於該DRAM中。
  38. 如請求項29之裝置，其中為了判定將該資料儲存於該DRAM抑或該NVRAM中，該至少一個處理器經組態以：判定該處理器是否正處理與複數個用戶識別碼模組(SIM)卡相關聯之資料；及在判定該處理器正處理與複數個SIM卡相關聯之資料時判定將該資料儲存於該DRAM中。
  39. 如請求項29之裝置，其中將該資料自駐存於一系統單晶片(SoC)積體電路(IC)上之快閃記憶體載入至該DRAM或該NVRAM中，該SoC IC包括該處理器及該快閃記憶體。
  40. 如請求項29之裝置，其中該NVRAM包含磁阻式隨機存取記憶體(MRAM)、相變式隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、鐵電式隨機存取記憶體(FeRAM)或奈米隨機存取記憶體(NRAM)中之至少一者。
  41. 如請求項29之裝置，其中該第一功率狀態係一高功率狀態且該第二功率狀態係一低功率狀態。
  42. 如請求項29之裝置，其中該至少一個處理器進一步經組態以在與該工作循環相關聯之該第一功率狀態期間週期性地自該DRAM或該NVRAM中之一者存取該所儲存資料。
  43. 一種非暫時性電腦可讀媒體，其儲存用於記憶體功率降低之電 腦可執行程式碼，包含用於以下操作之程式碼：基於以下各項而判定將資料儲存至一動態隨機存取記憶體(DRAM)抑或一非揮發性隨機存取記憶體(NVRAM)中：與刷新該DRAM中之該資料及由一處理器使用儲存於該DRAM中之該資料相關聯之該DRAM之一功率消耗、與由該處理器使用儲存於該NVRAM中之該資料相關聯之該NVRAM之一功率消耗，及與在與該資料相關聯之一第一功率狀態及一第二功率狀態中所汲取之電流相關聯的一工作循環，該NVRAM係除快閃記憶體外之一類型之隨機存取記憶體；及基於將該資料儲存於該DRAM抑或該NVRAM中之該判定而將該資料儲存至該DRAM或該NVRAM中之一者。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847105B2 (en) 2016-02-01 2017-12-19 Samsung Electric Co., Ltd. Memory package, memory module including the same, and operation method of memory package
US9865323B1 (en) 2016-12-07 2018-01-09 Toshiba Memory Corporation Memory device including volatile memory, nonvolatile memory and controller
US10591975B2 (en) * 2017-10-30 2020-03-17 Qualcomm Incorporated Memory access management for low-power use cases of a system on chip via secure non-volatile random access memory
US11500555B2 (en) * 2020-09-04 2022-11-15 Micron Technology, Inc. Volatile memory to non-volatile memory interface for power management
US20210318965A1 (en) * 2021-06-24 2021-10-14 Karthik Kumar Platform data aging for adaptive memory scaling
TWI796924B (zh) * 2022-01-05 2023-03-21 華邦電子股份有限公司 記憶體裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120137055A1 (en) * 2010-11-29 2012-05-31 Dong Yang Lee Hybrid memory system and method managing the same
WO2014059613A1 (zh) * 2012-10-17 2014-04-24 华为技术有限公司 降低内存系统功耗的方法和内存控制器
US20140181558A1 (en) * 2012-12-22 2014-06-26 Qualcomm Incorporated Reducing power consumption of volatile memory via use of non-volatile memory
TWI454915B (zh) * 2011-09-30 2014-10-01 Intel Corp 實施具有不同操作模式之多階記憶體階層的設備與方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687382A (en) * 1995-06-07 1997-11-11 Hitachi America, Ltd. High speed, reduced power memory system implemented according to access frequency
US8396515B2 (en) 2007-11-30 2013-03-12 Symbol Technologies, Inc. Dynamic battery capacity allocation for data retention among mobile computers and electronic devices
US9063728B2 (en) 2010-03-17 2015-06-23 Apple Inc. Systems and methods for handling hibernation data
US8412479B2 (en) 2010-06-29 2013-04-02 Intel Corporation Memory power estimation by means of calibrated weights and activity counters
JP5553309B2 (ja) * 2010-08-11 2014-07-16 国立大学法人 東京大学 データ処理装置
US8990538B2 (en) 2010-11-05 2015-03-24 Microsoft Corporation Managing memory with limited write cycles in heterogeneous memory systems
US8482992B2 (en) * 2011-07-28 2013-07-09 Elite Semiconductor Memory Technology Inc. Method of controlling operations of a delay locked loop of a dynamic random access memory
US9047090B2 (en) * 2012-08-07 2015-06-02 Qualcomm Incorporated Methods, systems and devices for hybrid memory management
US9032139B2 (en) 2012-12-28 2015-05-12 Intel Corporation Memory allocation for fast platform hibernation and resumption of computing systems
WO2014146843A1 (en) * 2013-03-22 2014-09-25 St-Ericsson Sa Calculating power consumption of electronic devices
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
JP2015014836A (ja) * 2013-07-03 2015-01-22 富士ゼロックス株式会社 メモリ制御装置及び情報処理装置
KR20150043102A (ko) 2013-10-14 2015-04-22 한국전자통신연구원 하이브리드 메모리의 데이터 관리 장치 및 방법
US9361968B2 (en) * 2014-01-15 2016-06-07 Lenovo (Singapore) Pte. Ltd. Non-volatile random access memory power management using self-refresh commands
US9507714B2 (en) * 2014-03-27 2016-11-29 Intel Corporation Managed runtime extensions to reduce power consumption in devices with hybrid memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120137055A1 (en) * 2010-11-29 2012-05-31 Dong Yang Lee Hybrid memory system and method managing the same
TWI454915B (zh) * 2011-09-30 2014-10-01 Intel Corp 實施具有不同操作模式之多階記憶體階層的設備與方法
WO2014059613A1 (zh) * 2012-10-17 2014-04-24 华为技术有限公司 降低内存系统功耗的方法和内存控制器
US20140181558A1 (en) * 2012-12-22 2014-06-26 Qualcomm Incorporated Reducing power consumption of volatile memory via use of non-volatile memory

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