TW201716925A - 於可攜帶計算裝置中用於快取感知低功率模式控制之系統及方法 - Google Patents

於可攜帶計算裝置中用於快取感知低功率模式控制之系統及方法 Download PDF

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Abstract

本發明呈現用於在一多核心系統單晶片(SoC)中之低功率模式之改進的實施的系統及方法。識別該多核心SoC之一核心進入一閒置狀態。計算對於該核心之一低功率模式，該核心之一進入電力成本及該核心之一離開電力成本。亦計算與該核心相關聯之一快取記憶體之一工作集大小。使用該工作集大小計算該快取記憶體離開該核心之該低功率模式的一潛時。最後，部分地基於該核心之該進入電力成本及該離開電力成本以及該快取記憶體離開該低功率模式之該潛時，做出該核心之該低功率模式與一作用中模式相比是否導致一電力節約的判定。

Description

於可攜帶計算裝置中用於快取感知低功率模式控制之系統及方法
經由多種通信媒體(包括無線信號)與其他裝置通信之具有處理器的行動裝置係普遍存在的。包括可攜帶計算裝置(PCD)之行動裝置可用以經由無線、類比、數位以及其他構件與多種其他裝置通信。此等行動裝置可包括行動電話、可攜帶數位助理(PDA)、可攜帶遊戲控制台、掌上型電腦、平板電腦以及其他可攜帶電子裝置。除了主要功能以外，PCD亦可用於下載及玩遊戲；下載及播放音樂；下載及觀看視訊；全球定位系統(GPS)導航、網頁瀏覽以及執行應用程式。
為適應增加的功能性，現代PCD通常包括具有相關聯快取記憶體的多個處理器或核心(例如，一或多個中央處理單元(CPU))，以用於並行地(諸如，在多個並行執行緒中)控制或執行PCD之不同功能。保持多個核心處於作用中導致大能量消耗，減小PCD中之電池壽命。因此，諸多PCD在一或多個核心係閒置或不主動地執行任務之情況下將其置於較低功率模式中。
關於將核心置於低功率模式中的決策可藉由演算法或其他邏輯做出。對是否置放核心之決策的限制因素包括與將核心置於低功率狀態以及隨後自低功率狀態中重新啟動核心相關聯之時間及/或能量額外負擔。此等因素通常係預定且不變的，且不考慮核心之當前操作狀態或核心所依賴之其他組件(諸如，核心之相關聯快取記憶體)的操作 狀態。
因此，需要基於操作狀態且特定而言與核心/CPU模式相關聯之快取記憶體之操作狀態的核心/CPU之低功率模式之改進的實施的系統及方法。
揭示了允許在可攜帶計算裝置(PCD)中基於與核心/CPU模式相關聯之快取記憶體之操作狀態的核心/CPU之低功率模式之改進的實施的系統及方法。在操作中，例示性方法識別多核心SoC之核心進入閒置狀態經識別。計算對於核心之低功率模式，核心進入低功率模式之進入電力成本及核心離開低功率模式之離開電力成本。亦計算與核心相關聯之快取記憶體之工作集大小。使用快取記憶體之工作集大小計算快取記憶體離開核心之低功率模式的潛時。最後，部分地基於核心之進入電力成本、核心之離開電力成本以及快取記憶體離開低功率模式之潛時，做出核心之低功率模式與核心之作用中模式相比是否產生電力節約的判定。
另一實例實施例係一種用於一可攜帶計算裝置(PCD)中之一多核心系統單晶片(SoC)的電腦系統，該系統包含：該SoC之一核心；該SoC之與該核心通信的一快取記憶體；以及與該核心及該快取記憶體通信之一低功率模式控制器，該低功率模式控制器經組態以：識別該核心正在進入一閒置狀態；計算該核心之一低功率模式之一進入電力成本及一離開電力成本；計算該快取記憶體之一工作集大小；使用該快取記憶體之該工作集大小，計算該快取記憶體離開該核心之該低功率模式的一潛時；以及部分地基於該快取記憶體離開該低功率模式之該潛時，判定該核心之該低功率模式與一作用中模式相比是否產生一電力節約。
100‧‧‧可攜帶計算裝置
102‧‧‧晶載系統/系統單晶片
103‧‧‧類比至數位轉換器控制器
110‧‧‧多核心中央處理單元/中央處理單元/異質多核心中央處理單元
112‧‧‧記憶體
114‧‧‧網路卡
120‧‧‧核心/第零核心/圖形處理單元核心
122‧‧‧核心/第一核心
124‧‧‧核心/第二核心
126‧‧‧核心/第N核心
128‧‧‧類比信號處理器
129‧‧‧顯示控制器
130‧‧‧觸控式螢幕控制器
132‧‧‧顯示器/觸控螢幕
134‧‧‧視訊編碼器
136‧‧‧視訊放大器
138‧‧‧視訊埠
140‧‧‧通用串列匯流排控制器
142‧‧‧通用串列匯流排埠
146‧‧‧用戶識別模組卡
148‧‧‧相機/數位相機
150‧‧‧立體聲音訊編碼解碼器
152‧‧‧音訊放大器
154‧‧‧第一立體聲揚聲器
156‧‧‧第二立體聲揚聲器
157A‧‧‧晶載熱感測器
157B‧‧‧晶片外熱感測器
158‧‧‧麥克風放大器
160‧‧‧麥克風
162‧‧‧頻率調變無線電調諧器
164‧‧‧頻率調變天線
166‧‧‧立體聲頭戴式耳機
168‧‧‧數據機裝置/射頻收發器
170‧‧‧射頻開關
172‧‧‧射頻天線
174‧‧‧小鍵盤
176‧‧‧麥克風
178‧‧‧振動器裝置
188‧‧‧電源供應器
202‧‧‧系統單晶片積體電路/系統單晶片
220‧‧‧核心/第0核心
221‧‧‧L1快取記憶體
222‧‧‧核心/第1核心
223‧‧‧L1快取記憶體
224‧‧‧核心/第2核心
225‧‧‧L1快取記憶體
226‧‧‧核心/第N核心
227‧‧‧L1快取記憶體
231‧‧‧存取計數器
233‧‧‧存取計數器
235‧‧‧存取計數器
237‧‧‧存取計數器
240‧‧‧互連件/匯流排
250‧‧‧「晶片外」DDR/DDR
260‧‧‧低功率模式控制器
300A‧‧‧圖表
300B‧‧‧圖表
400‧‧‧系統
500‧‧‧用於基於與核心/CPU相關聯之快取記憶體的操作狀態的核心/CPU之低功率模式之改進的實施的例示性方法
600‧‧‧用於核心/CPU之低功率模式之改進的實施之方法
LPM1‧‧‧低功率模式
LPM2‧‧‧低功率模式
在圖式中，除非另有指示，否則相似參考標號貫穿各種視圖指相似部分。對於諸如「102A」或「102B」之具有字母字元標示之參考標號而言，字母字元標示可區分相同圖中存在的兩個相似部分或元件。當意欲使參考標號涵蓋所有圖式中具有相同參考標號之所有部分時，可省略參考標號之字母字元標示。類似地，對於諸如「102'」之具有'標示之參考標號而言，'標示可標明具有相同參考標號(但無'標示)之基礎元件的替代實施例。
圖1係可攜帶計算裝置(PCD)之實例實施例的方塊圖，其中可實施本發明之在可攜帶計算裝置(PCD)中基於操作狀態的核心/CPU之低功率模式的改進實施；圖2係PCD(諸如圖1中說明之PCD實施例)中之並行執行緒之執行的例示性時序圖；圖3A係說明核心或CPU(諸如圖1中說明之PCD實施例之CPU之核心中的一者)之例示性低功率模式的圖表；圖3B係說明離開圖3A中說明之低功率模式中之一者的額外態樣的例示性圖表；圖4係展示用於基於PCD(諸如圖1中說明之PCD實施例)中之操作狀態的核心/CPU之低功率模式之改進的實施的系統之例示性實施例的方塊圖；圖5A係描述用於基於操作狀態的核心/CPU之低功率模式之改進的實施之方法的例示性實施例之態樣的流程圖；圖5B說明能夠執行圖5A中說明之方法之態樣的實例組件；圖6A係描述用於基於操作狀態的核心/CPU之低功率模式之改進的實施之方法的例示性實施例之額外態樣的流程圖；及圖6B說明能夠執行圖6A中說明之方法之態樣的實例組件。
詞語「例示性」在本文中用以意指「充當實例、例子或說明」。不必將本文中描述為「例示性」之任何態樣解釋為較佳或優於其他態樣。
在此描述中，術語「應用程式」亦可包括具有可執行內容之檔案，諸如：目的碼、指令碼、位元組碼、標示語言檔案以及修補程式。另外，本文中所提及之「應用程式」亦可包括在本質上不可執行之檔案，諸如可能需要開啟的文件或其他需要存取的資料檔案。
術語「內容」亦可包括具有可執行內容之檔案，諸如：目的碼、指令碼、位元組碼、標示語言檔案以及修補程式。另外，本文中所提及之「內容」亦可包括在本質上不可執行之檔案，諸如可能需要開啟的文件或其他需要存取的資料檔案或資料值。
如在此描述中所使用，術語「組件」、「資料庫」、「模組」、「系統」及其類似者意欲指電腦相關實體，其為硬體、韌體、硬體與軟體之組合、軟體或執行中之軟體。舉例而言，組件可為(但不限於)在處理器上執行之處理程序、處理器、物件、可執行體、執行緒、程式及/或電腦。藉由說明方式，在計算裝置上執行之應用程式及計算裝置兩者皆可為組件。一或多個組件可駐存於處理程序及/或執行緒內，且一組件可位於一台電腦上及/或分佈於兩台或多於兩台電腦之間。另外，此等組件可自上面儲存有各種資料結構之各種電腦可讀媒體執行。組件可(諸如)根據具有一或多個資料封包的信號(例如，來自藉助於信號與在本端系統中的另一組件、分佈式系統及/或跨越網路(諸如網際網路)與其他系統互動的一個組件的資料)藉助於本端及/或遠端處理程序而通信。
在此描述中，術語「可攜帶計算裝置」(「PCD」)用以描述依靠有限容量可再充電電源(諸如，電池及/或電容器)操作的任何裝置。儘管具有可再充電電源的PCD已經使用了數十年，但是伴隨著第三代 (「3G」)及第四代(「4G」)無線技術的出現的可再充電電池的技術進步已經允許實現具有多種能力之眾多PCD。因此，PCD可為蜂巢式電話、衛星電話、尋呼機、PDA、智慧型電話、導航裝置、智慧型書或閱讀器、媒體播放器、前述裝置之組合、具有無線連接之膝上型電腦或平板電腦等等。
在此描述中，術語「中央處理單元(「CPU」)」、「數位信號處理器(「DSP」)」、「圖形處理單元(「GPU」)」、「晶片」、「視訊編碼解碼器」、「系統匯流排」、「影像處理器」及「媒體顯示處理器(「MDP」)」係可實施於SoC上之處理組件的非限制性實例。除非另有指示，否則此等用於處理組件的術語可互換使用。此外，如下文所論述，上文或其等效物中的任一者可實施於在本文中通常稱作「一或多個核心」及/或「一或多個子核心」之一或多個相異處理組件中，或包含該一或多個相異處理組件。
在此描述中，術語「工作負荷」、「處理負荷」、「處理工作負荷」及「圖形工作負荷」可互換地使用，且大體上針對相關聯於或可指派給給定實施例中之給定處理組件的處理負擔，或處理負擔之百分比。另外，相關術語「訊框」、「程式碼塊」及「程式碼之塊」可互換地使用以指給定工作負荷之部分或區段進一步關於上文所定義之內容，「處理組件」或類似者可為(但不限於)中央處理單元、圖形處理單元、核心、主核心、子核心、處理區、硬體引擎等，或駐留在可攜帶計算裝置內之積體電路內或該積體電路外部的任何組件。
一般熟習此項技術者將認識到，術語「MIPS」表示處理器能夠在給定功率頻率下每秒處理的百萬指令數。在此描述中，該術語用作一般量測單位以指示例示性實施例中之處理器效能的相對位準，且其將不視為表明落入本發明之範疇內的任何給定實施例必須或必須不包括具有任何特定Dhrystone等級或處理容量的處理器。另外，如一般 熟習此項技術者將理解，處理器之MIPS設定與供應至處理器之功率、頻率或操作頻率直接相關。
本發明的用於基於PCD中之操作狀態的核心/CPU之低功率模式之改進的實施的系統及方法提供一種具成本效益的方式來動態地實施關於是否使閒置核心或CPU進入至低功率模式中或是否根本不使閒置核心或CPU進入至低功率模式中的改進的決策過程。在一實施例中，對於與核心/CPU相關聯之快取記憶體，當做出關於使核心/CPU進入至低功率模式中之「成本」或「額外負擔」之判定時，本發明系統及方法考慮在核心/CPU進入閒置狀態之前快取記憶體之操作狀態的影響。
本文中描述之系統或該系統之部分可視需要實施於硬體或軟體中。若實施於硬體中，則該等裝置可包括在此項技術中全部眾所周知之以下技術中之任一者或組合：離散電子組件、積體電路、具有經恰當地組態之半導體裝置的特殊應用積體電路以及電阻式元件等。此等硬體裝置中的任一者(無論單獨地還是與其他裝置或其他組件(諸如記憶體)一起發揮作用)亦可形成或包含用於執行所揭示方法之各種操作或步驟的組件或構件。
當本文中描述之系統實施或部分地實施於軟體中時，軟體部分可用以執行本文中所描述之方法之各種步驟。在表示各種元件中所使用之軟體及資料可儲存於記憶體中且由適合指令執行系統(微處理器)執行。該軟體可包含用於實施邏輯功能之可執行指令的有序清單，且其可體現於供指令執行系統、設備或裝置(諸如單核心或多核心處理器或含處理器之系統)使用或與之結合使用的任何「處理器可讀媒體」中。此類系統將通常自指令執行系統、設備或裝置存取指令且執行指令。
圖1係可實施本文中描述之系統及方法的PCD 100之例示性非限 制性態樣的方塊圖。圖1中說明之PCD 100呈能夠與一或多個無線通信系統通信的無線電話形式。此類無線通信系統可為寬頻無線通信系統，包括長期演進(LTE)系統、分碼多重存取(CDMA)系統、分頻多重存取(FDMA)系統、全球行動通信系統(GSM)系統、無線區域網路(WLAN)系統、某其他無線系統，或此等中之任一者的組合。CDMA系統可實施寬頻CDMA(WCDMA)、CDMA 1X、演進資料最佳化(EVDO)、分時同步CDMA(TD-SCDMA)，或某其他版本之CDMA。
如所展示，PCD 100包括晶載系統(或SoC)102，其包括耦接在一起之異質多核心中央處理單元(「CPU」)110及類比信號處理器128。如一般熟習此項技術者所理解，CPU 110可包含第零核心120、第一核心122、第二核心124及第N核心126。另外，如一般熟習此項技術者所理解，代替CPU 110，亦可使用數位信號處理器(「DSP」)。此外，如在異質多核心處理器之技術中所理解，核心120、122、124、126中的每一者可具有不同架構，可以不同效率處理工作負荷，可在操作時消耗不同量之功率等。核心120、122、124、126中的每一者可控制PCD 100之一或多個功能。舉例而言，第零核心120可為用於控制PCD 100中之圖形的圖形處理單元(「GPU」)。此類GPU/第零核心120可進一步包括控制PCD 100中之圖形(包括控制GPU核心120與記憶體112(包括緩衝記憶體)之間的通訊)所必需之驅動器、一或多個快取記憶體及/或其他組件。兹舉另一實例，一不同核心(諸如第N核心126)可執行PCD作業系統，其可為一高階作業系統(「HLOS」)。此類第N/HLOS核心126可進一步包括執行HLOS(包括核心126與記憶體112(可包括快閃記憶體)之間的通訊)所必需之驅動器、一或多個快取記憶體、硬體介面及/或其他組件。
核心120、122、124、126中的任一者可為一單獨處理器，諸如一CPU或一數位信號處理器。除了一處理器以外，核心120、122、 124、126中之一或多者亦可包括其他組件，諸如一或多個快取記憶體。此等快取記憶體可包括用於一特定核心或處理器之一專用快取記憶體，諸如一L1快取記憶體。另外或替代地，此等快取記憶體可包括與其他核心或處理器共用及/或可由其他核心或處理器存取的一快取記憶體(諸如一L2快取記憶體)。
另外，核心120、122、124、126中的每一者可與其他組件(諸如記憶體112、感測器或PCD 100之其他硬體)在功能上分組在一起以形成如下文所描述之子系統。此類子系統可經實施以便執行PCD之某些功能性，諸如一音訊子系統、一GPS子系統、一感測器子系統等。此類子系統中之一或多者亦可經組態以獨立於SoC 102操作，以便在SoC 102已經置於低或減小的功率狀態或模式(包括一斷電狀態或模式)中時仍繼續操作。
如所提及，在圖1中一記憶體112被說明為耦接至多核心CPU 110。此記憶體112可(例如)為隨機存取記憶體(「RAM」)、唯讀記憶體(「ROM」)、快閃記憶體或其任何組合。另外，記憶體112可包含定位在一起或彼此遠距離地定位的多種不同類型之記憶體，包括緩衝記憶體、主記憶體及快取記憶體。此類快取記憶體可包括可由核心120、122、124、126中之一或多者存取的一或多個L2、L3、LN快取記憶體。另外，儘管記憶體112被說明為位於SoC 102上，但記憶體112可包括實體地定位於SoC 102遠距離處或「晶片外」的一或多個記憶體，諸如與多核心CPU 110及/或核心120、122、124、126中之一或多者通信的一雙資料速率(「DDR」)記憶體。
如圖1中所說明，顯示控制器129及觸控式螢幕控制器130耦接至多核心CPU 110。繼而，在晶載系統102外部的顯示器/觸控螢幕132耦接至顯示控制器129及觸控螢幕控制器130。數位相機148亦可耦接至多核心CPU 110。在此等實施例中，數位相機148可受多核心CPU 110 之核心120、122、124、126中的一者控制。在例示性態樣中，數位相機148係電荷耦合裝置(「CCD」)相機或互補金屬氧化物半導體(「CMOS」)相機。
圖1之PCD 100可進一步包括視訊編碼器134，例如逐行倒相(「PAL」)編碼器、順序傳送彩色與儲存(sequential couleur a memoire，「SECAM」)編碼器，或國家電視系統委員會(「NTSC」)編碼器，或耦接至多核心CPU 110的任何其他類型之視訊解碼器134。另外，視訊放大器136耦接至視訊編碼器134及顯示器/觸控螢幕132。視訊埠138耦接至視訊放大器136。如圖1中所描繪，通用串列匯流排(「USB」)控制器140耦接至多核心CPU 110。此外，USB埠142耦接至USB控制器140。用戶識別模組(「SIM」)卡146亦可耦接至多核心CPU 110。在其他實施例中，可實施多個SIM卡146。
如圖1中進一步說明，立體聲音訊編碼解碼器150可耦接至多核心CPU 110。此外，音訊放大器152可耦接至立體聲音訊編碼解碼器150。在例示性態樣中，第一立體聲揚聲器154及第二立體聲揚聲器156耦接至音訊放大器152。圖1展示麥克風放大器158亦可耦接至立體聲音訊編碼解碼器150。另外，麥克風160可耦接至麥克風放大器158。在一特定態樣中，頻率調變(「FM」)無線電調諧器162可耦接至立體聲音訊編碼解碼器150。此外，FM天線164耦接至FM無線電調諧器162。另外，立體聲頭戴式耳機166可耦接至立體聲音訊編碼解碼器150。
圖1另外指示數據機裝置/射頻(「RF」)收發器168可耦接至多核心CPU 110。數據機裝置168可支援無線通訊協定(諸如GSM、CDMA、W-CDMA、TDSCDMA、LTE及LTE之變化形式，諸如(但不限於)FDB/LTE及PDD/LTE無線協定)中之一或多者。另外，可存在多個數據機裝置168，且在此等實施例中，不同數據機裝置168可支援上 文所列之一些或所有無線通信協定及/或技術。
在一些實施中，數據機裝置168可進一步包含包括單獨處理器、記憶體及/或RF收發器之各個組件。在其他實施中，數據機裝置168可僅為RF收發器。另外，數據機裝置168可併入於積體電路中。亦即，組成數據機裝置168之組件可為晶片中之完全解決方案且包括可受本文中描述之系統及方法監測的其自身之處理器及/或核心。替代地，組成數據機裝置168之各個組件可耦接至多核心CPU 110且受CPU 110之核心120、122、124中的一者控制。RF開關170可耦接至數據機裝置168及RF天線172。在各種實施例中，可存在多個RF天線172，且每一此類RF天線172可經由RF開關170耦接至數據機裝置168。
如圖1中所展示，小鍵盤174可直接或經由類比信號處理器128耦接至多核心CPU 110。此外，具有麥克風176之單聲道耳機可耦接至多核心CPU 110及/或類比信號處理器128。另外，振動器裝置178亦可耦接至多核心CPU 110及/或類比信號處理器128。圖1亦展示電源供應器188可耦接至晶載系統102，且在一些實施中，經由USB控制器140耦接電源供應器188。在一特定態樣中，電源供應器188係將電力提供到PCD 100的需要電力之各組件的直流電(DC)電源供應器。另外，在一特定態樣中，電源供應器188可為可再充電DC電池或DC電源供應器，其來源於連接至AC電源之交流電(AC)至DC變壓器。
多核心CPU 110亦可耦接至一或多個內部晶載熱感測器157A以及一或多個外部晶片外熱感測器157B。晶載熱感測器157A可包含一或多個與絕對溫度成比例(「PTAT」)溫度感測器，其係基於垂直PNP結構且通常專用於互補金屬氧化物半導體(「CMOS」)超大型積體(「VLSI」)電路。晶片外熱感測器157B可包含一或多個熱敏電阻。熱感測器157可產生藉由類比至數位轉換器(「ADC」)控制器103轉換成數位信號之電壓降。然而，可在不背離本發明之範疇的情況下使用其 他類型之熱感測器157。
圖1進一步指示PCD 110亦可包括可用以存取資料網路(例如，區域網路、個人區域網路或任何其他網路)之網路卡114。網路卡114可為藍芽網路卡、WiFi網路卡、個人區域網路(「PAN」)卡或在此項技術中眾所周知之任何其他網路卡。另外，網路卡114可併入於積體電路中。亦即，網路卡114可為晶片中之完全解決方案，且可不為單獨網路卡114。
如圖1中所描繪，顯示器/觸控螢幕132、視訊埠138、USB埠142、相機148、第一立體聲揚聲器154、第二立體聲揚聲器156、麥克風160、FM天線164、立體聲頭戴式耳機166、RF開關170、RF天線172、小鍵盤174、單聲道耳機176、振動器178及電源供應器180係在SoC 102外部。
SoC 102亦可包括使多核心CPU 110及/或核心120、122、124、126中之一或多者以通信方式與SoC 102或PCD 100之其他子系統或組件耦接之各種匯流排及/或互連件(未示出)。應理解，任何數目個匯流排及/或互連控制器亦可經實施及配置以監測晶載系統102中之匯流排/互連介面。替代地，單個匯流排/互連控制器可組態有輸入，該等輸入經配置以監測可根據需要在CPU 110與PCD 100之各種子系統或組件之間傳達信號之兩個或多於兩個匯流排/互連介面。
可經由儲存於記憶體112及/或位於CPU 110上之記憶體中之資料及處理器指令的組合實現本文中描述之方法步驟中之一或多者。此等指令可由多核心CPU 110中之一或多個核心120、122、124、126及/或SoC 102之子系統執行以便執行本文中所描述之方法。另外，多核心CPU 110、核心120、122、124、126中之一或多者、記憶體112、PCD 100之其他組件或其組合可充當用於執行本文中描述之方法步驟中之一或多者的構件，以便實現基於操作狀態(及特定而言與核心/CPU模 式相關聯之一或多個快取記憶體之操作狀態)的核心/CPU之低功率模式的改進的實施。
圖2係PCD中諸如圖1中說明之PCD實施例之核心120、122、124、126執行並行執行緒的例示性時序圖。如圖2中所說明，在操作期間，核心120、122、124、126可在特定時間段內並行地執行各種任務。該等時間段可根據多核心CPU 110(圖1)所接收之任何週期性信號而產生或經量測。舉例而言，在不同實施例中，週期性信號可為(例如)時脈信號、週期性中斷、垂直同步(「V-Sync」)信號等。在圖2之例示性時序圖中，核心120、122、124、126正在執行PCD 100上的遊戲。在此實例中，時間段係根據V-Sync信號。然而，一般熟習此項技術者將理解，圖2亦適用於其他信號及/或使用情況，諸如視訊播放、操作電話會議或視訊會議軟體等。
圖2展示第一時間段(訊框1/時段1)，以及第二時間段(訊框2/時段2)之部分。如圖2中所說明，所有第0核心120、第1核心122、第2核心124及第N核心126在訊框1中皆處於作用中。如熟習此項技術者將理解，儘管所有核心120、122、124、126在訊框1期間皆處於作用中，但活動位準或量不必在核心120、122、124、126之間均等地分配。舉例而言，如圖2中所說明，第0核心120執行緒在訊框1期間執行兩個相對較小任務ipEvent及xTh2。第1核心122執行緒在訊框1期間執行一個相對較大任務gameRenderTh。
如熟習此項技術者亦將理解，每一執行緒所執行之不同任務可需要與執行該等執行緒之核心120、122、124、126相關聯之一或多個快取記憶體的不同活動位準。再次使用第0核心作為實例，如圖2中所說明，在訊框1期間執行之兩個任務需要與第0核心相關聯之快取記憶體之極少活動。此與第0核心相關聯之快取記憶體可為L1快取記憶體、L2快取記憶體，或第0核心可存取之任何其他快取記憶體。在圖2 中，第0核心之快取記憶體的此活動缺乏係由快取記憶體不需要提取(諸如，自不同快取記憶體、晶片外記憶體(如DDR)、DVD光碟或經由網路連接自遠端伺服器提取)內容以置放至快取記憶體中表示。
繼續該實例，如圖2中所說明，第1核心所執行之執行緒的單個任務需要與第1核心相關聯之快取記憶體的相對較大活動位準。第1核心之快取記憶體之此大活動位準在圖2中由快取記憶體需要多次自外部源提取內容，從而導致所提取內容被寫入為快取記憶體中之一或多個快取線表示。舉例而言，此類內容提取可包括自不同快取記憶體、晶片外記憶體(如DDR)、DVD光碟或經由網路連接自遠端伺服器擷取內容。
亦如圖2中說明，在訊框1/時段1完成之後，核心120、122、124、126皆不具有需在訊框2/時段2中執行之任何執行緒或任務。因此，核心120、122、124、126將在至少訊框2/時段2中進入閒置狀態。在其他實例中，核心120、122、124、126中之一或多者可在訊框2/時段2期間保持在作用中，而剩餘的核心120、122、124、126進入閒置狀態。當PCD 100偵測到核心/CPU(諸如)在圖2中說明之訊框2/時段2中進入閒置狀態時，PCD 100可嘗試且將核心/CPU置於低功率模式中，以減少核心/CPU之功率消耗。如本文所使用，「低功率模式」或「LPM」可包括核心/CPU之一或多個模式或狀態，諸如不作用狀態、睡眠狀態、經減小或零電壓狀態、經減小或零功率狀態等，與核心/CPU在完全作用中狀態中消耗或洩漏的電力相比，核心/CPU在該等狀態中消耗或洩漏更少電力。
舉例而言，圖3A係說明核心/CPU(諸如核心120、122、124、126中之一或多者)可在核心/CPU經偵測為閒置時被置放於的例示性低功率模式的圖表300A。在圖3A之圖表300A中，x軸表示時間，且y軸表示例示性核心/CPU所消耗或洩漏的以毫安(「mA」)為單位的電力。 如將理解，圖3A之圖表300A可取決於系統、核心/CPU之低功率模式的數目、系統或核心/CPU架構、實施等而對於不同核心/CPU有所不同。
在圖3A的實例中，該核心具有作用中狀態及兩個低功率模式LPM1及LPM2。亦如圖3A中說明，在標記為核心處於閒置中(Core Idled)的時間點，例示性核心進入閒置狀態(參見圖2之訊框2)。當處於閒置狀態中時，核心可留在作用中模式中，或可置於圖3A中說明之低功率模式LPM1或LPM2中的一者中。若置於低功率模式中的一者中，則核心可保持在該模式中，直至某一操作或任務將需要此核心再次處於作用中模式中的標記為核心處於作用中(Core Active)的第二時間點為止。如將理解，對於核心之特定實施，更多或更少低功率模式係可能的。
如圖3A中所說明，當核心處於作用中模式中時，其消耗或洩漏第一電力量(展示為mA)。若核心置於LPM1中，則其將消耗或洩漏低於作用中模式之電力量的第二電力量。另外，若核心置於LPM2中，則其將消耗或洩漏低於作用中模式及LPM1之電力量的第三電力量。如將理解，作用中模式、LPM1及LPM2的圖3A中展示之電力位準係說明性的，且可不同於圖3中針對不同核心/CPU說明的電力位準。如亦將理解，使核心/CPU進入至低功率模式中通常亦導致與核心/CPU相關聯之一或多個快取記憶體經排清及/或與核心/CPU一起置於低功率模式或狀態中。將核心/CPU帶出低功率模式通常對應地導致將一或多個快取記憶體帶出低功率模式或狀態及/或用在快取記憶體被置於低功率模式中時存在的快取線進行重新填入。
亦如圖3A中展示，進入及離開LPM1及LPM2中的每一者皆存在時間延遲(亦稱作「進入潛時」及「離開潛時」)，以及進入及離開LPM1及LPM2中的每一者需要電力量。致使核心進入及離開低功率模 式所需的時間量以及使核心進入及離開低功率模式的電力「成本」或「額外負擔」將對於每一核心/CPU有所不同。此等進入/離開潛時及進入/離開電力成本可(例如)藉由在製造商處之測試而對核心/CPU之每一可用低功率模式預定。一旦經判定，每一可用低功率模式的進入/離開潛時及進入/離開電力成本通常不會對於特定核心/CPU而有所改變，且可為「硬接線」或以其他方式儲存於PCD上以供判定是否使核心進入至低功率模式中的演算法或邏輯使用。
在針對圖3A中說明之例示性核心的一實施例中，與LPM1之進入/離開電力成本一樣，LPM1之進入/離開潛時將先前已經判定。PCD100感知到核心已在於圖3A中標記為之核心處於閒置中(Core Idled)的時間處進入閒置狀態。知曉接下來何時將需要核心再次為作用中的以執行某一操作任務(在圖3A中標記為核心處於作用中(Core Active)的時間)，以及知曉核心之進入/離開潛時，PCD 100可判定在喚醒處理程序必須開始將核心帶回至作用中模式之前，核心將能夠停留在LPM1中多久(核心在LPM1中之「停留期」)。
知曉核心將能夠停留在LPM1中多久、核心在處於LPM1中時之電力洩漏(以mA為單位展示)以及LPM1之進入/離開電力成本，PCD可判定將核心帶至LPM1與在相同時間段內使核心留在作用中模式中相比是否產生任何實際的電力節約。亦可視需要對於LPM2做出相同的判定，或該判定視需要作為選擇要進入的「最佳」低功率模式的部分。如將理解，在一實施例中，用於做出關於低功率模式之電力節約之此等判定的演算法或邏輯可對於多個不同核心為相同的。然而，用以做出判定之特定參數以及判定之結果將取決於不同核心/CPU之架構、實施等而對於該等核心/CPU有所不同。
已觀察到，當將核心/CPU帶出低功率模式時，亦可存在由與核心/CPU相關聯之其他組件引發的額外潛時及額外電力成本。舉例而 言，圖3B係說明核心/CPU離開圖3A中說明之LPM2低功率模式之額外態樣的圖表300B。如圖3B中所展示，除了將核心/CPU帶出LPM2之潛時及電力成本以外，亦存在重新填入或重建與核心/CPU相關聯之一或多個快取記憶體的潛時及電力成本。
重新填入或重建與核心/CPU相關聯之一或多個快取記憶體可包括自一或多個外部來源重新提取內容及/或將快取線重新寫入至快取記憶體中之潛時及電力成本。在判定是否將核心/CPU帶至LPM2時，通常不會考慮重建快取記憶體之此額外離開潛時及電力成本。在其中在進入閒置狀態之前，核心/CPU正在執行不需要快取記憶體進行提取操作或需要快取記憶體進行極少提取操作的任務或執行緒的實例中，可忽略重建快取記憶體之額外離開潛時及電力成本。
在其中在進入閒置狀態之前，核心/CPU正在執行需要快取記憶體進行諸多提取的任務或執行緒的實例中，重建快取記憶體之額外離開潛時及電力成本可為相當大的。如在(例如)圖3B之例示性圖表300B中所說明，重建或重新填入快取記憶體之快取線引發的額外潛時可在核心/CPU已被帶回至一作用中模式之後實際上暫停該核心/CPU。在一些情況下，在重建或重新載入核心/CPU之快取記憶體時要求該核心/CPU在作用中模式中等待可抵消將核心/CPU置於低功率模式中所帶來的任何益處。另外，在某一例子中，在重建或重新載入核心/CPU之快取記憶體時要求該核心/CPU在作用中模式中等待可導致與使核心/CPU僅留在作用中模式中的情況相比更大的電力成本。
如將理解，快取記憶體對核心/CPU之低功率模式的影響量可取決於在核心/CPU進入閒置狀態時快取記憶體的操作狀態。因此，不可使用通常在低功率模式演算法、邏輯、驅動器、控制器等中使用的完全預定參數計算快取記憶體之潛時及電力成本。
圖4係展示用於基於PCD(諸如圖1中說明之PCD實施例)中之操作 狀態的核心/CPU之低功率模式之改進的實施的系統400之例示性實施例的方塊圖。例示性系統400包括系統單晶片(SoC)積體電路202，其可實施於PCD(類似於圖1中之SoC 102)中。圖4之SoC 202包括第0核心220、第1核心222、第2核心224及第N核心226，其全部連接至SoC 202之互連件或匯流排240。SoC 202之互連件/匯流排240可為任何所要類型之匯流排或互連件，此可取決於SoC 202之架構及/或SoC 202或PCD之預期用途。如圖4中所說明，「晶片外」DDR 250亦連接至與核心220、222、224、226及/或其各別L1快取記憶體221、223、225、227通信之互連件/匯流排240。如上文所論述，在操作中，L1快取記憶體221、223、225、227中之一或多者可按需要自位於SoC 202外部之DDR 250(或自在SoC 202外部之其他記憶體或位置)提取內容，且將所提取內容寫入為快取記憶體中之快取線。
SoC 202亦可包括為了清楚起見在圖4中未展示之其他組件及/或子系統(包括圖1中說明之彼等組件及/或子系統)。第0核心220、第1核心222、第2核心224及第N核心226中的每一者將包括某一類型之處理器，且其各自可實施為上文針對圖1所論述之核心120、122、124、126中的一者。在一些實施例中，第0核心220、第1核心222、第2核心224及第N核心226中之一或多者的處理器可實施為通用處理單元，而在其他實施例中，一或多個處理器可實施為專用處理器，諸如DSP。第0核心220、第1核心222、第2核心224及第N核心226中的每一者亦包含至少一個快取記憶體，其在圖4中說明為L1快取記憶體221(針對第0核心220)、L1快取記憶體223(針對第1核心222)、L1快取記憶體225(針對第2核心224)，以及L1快取記憶體227(針對第N核心226)。
在各種實施例中，第0核心220、第1核心222、第2核心224及第N核心226中之一或多者可包括與圖2中所說明的相比更多或更少組件，諸如額外的一或多個L2快取記憶體。另外，在一些實施例中，圖4中 說明之組件可在實體上以不同組態配置於SoC 202上，且圖4中說明之一或多個組件可在SoC 202上在實體上不靠近彼此地定位。
在圖4中說明之實施例中，L1快取記憶體221、223、225及227中的每一者分別含有或耦接至存取計數器231、233、235、237。在所說明之實施例中，存取計數器231、233、235、237係在快取記憶體與互連件/匯流排240之間的耦接至L1快取記憶體221、223、225、227的硬體計數器。在其他實施例中，存取計數器231、233、235、237可視需要為位於L1快取記憶體221、223、225、227自身中或核心220、222、224、226中的硬體、韌體、軟體或邏輯。
在系統400之操作期間，當L1快取記憶體221(例如)自DDR 250(或其他「晶片外」位置)提取或擷取內容時，與彼L1快取記憶體221相關聯之存取計數器231產生活動記錄。每當L1快取記憶體221自「晶片外」記憶體或源提取內容時，相關聯存取計數器231記錄關於L1快取記憶體221之提取操作的資訊。可記錄的例示性資訊包括提取操作之數目、所提取之快取線的數目、提取及寫入至快取記憶體之位元組的數目、自哪裡提取內容(諸如DDR 250)，等。因此，存取計數器231、233、235、237中的每一者可保持對由其相關聯L1快取記憶體221、223、225、227執行之提取操作之數目、量、類型、位置等的連續計數或記錄。
儘管在圖4之實施例中說明為與一個L1類型的快取記憶體相關聯，但將理解，存取計數器231、233、235、237中之一或多者可與額外或不同快取記憶體(包括多個核心/CPU共用之快取記憶體、L2快取記憶體及/或核心220、222、224、226使用之多個層級的快取記憶體)相關聯。因此，在一些實施例中，對於多個不同快取記憶體，存取計數器231、233、235、237可各自儲存此連續計數，或記錄資訊。在一實施例中，連續計數或記錄資訊(無論是對於一個快取記憶體還是多 個快取記憶體)可儲存於存取計數器231、233、235、237之記憶體中。在其他實施例中，存取計數器231、233、235、237可將此連續計數或記錄資訊儲存在其他處，諸如其各別相關聯快取記憶體(諸如所說明之L1快取記憶體221、223、225、227)中。在又其他實施例中，存取計數器231、233、235、237所收集之連續計數或記錄資訊可儲存於中心位置(如低功率模式控制器(LPM控制器260))中。
例示性LPM控制器260(在圖4中說明為連接至互連件/匯流排240)可自存取計數器231、233、235、237中之一或多者接收或獲得連續計數或記錄資訊，以供在PCD 100做出關於將核心220、222、224、226中之一或多者置於一或多個低功率模式中的判定時使用。舉例而言，在一實施例中，LPM控制器260可包含集中式驅動程式、邏輯、軟體或演算法，其在做出是否將核心220、222、224、226中之一或多者置於低功率模式(及/或哪個低功率模式)中之判定的實施中可為PCD 100之作業系統的一部分。在另一實施例中，LPM控制器260可為在SoC 202上的硬體組件或硬體組件集合，以用於執行對於核心220、222、224、226中之一或多者之低功率模式判定。
在操作中，圖4之存取計數器231、233、235、237可用作用於基於與存取計數器231、233、235、237相關聯之快取記憶體之操作狀態的核心/CPU之低功率模式之改進的實施的方法的一部分。圖5A係說明用於基於與核心/CPU相關聯之快取記憶體的操作狀態的核心/CPU之低功率模式之改進的實施的例示性方法500之態樣的流程圖。
如圖5A中所說明，方法500在區塊510中以偵測觸發事件開始。在方法500之此實施例中，假定存取計數器231、233、235、237已在收集及/或記錄一或多個相關聯快取記憶體(諸如L1快取記憶體231、233、235、237)之存取資訊的連續計數。在方法500之步驟510中，偵測觸發事件。在一實施例中，藉由存取計數器231、233、235、237中 之一或多者偵測觸發事件。在此實施例之實施中，其中存取計數器231、233、235、257實施於硬體中，存取計數器231、233、235、257所偵測之觸發事件可為所接收之週期性信號，諸如上文關於圖1所論述的V-Sync。在此等實施中，週期性信號可直接由存取計數器接收，或可間接地經由各別核心220、222、224、226接收。
在另一實施例中，對觸發事件之偵測可由另一組件進行，諸如由LPM控制器260進行。在此另一實施例之實施中，LPM控制器260可偵測觸發事件且接著可獨自地或結合存取計數器231、233、235、237中之一或多者進行動作以執行方法500之剩餘區塊。
在區塊520中，保存所收集存取計數器資料(諸如正在藉由存取計數器231、222、235、237收集之連續計數或記錄資訊)。在一些實施例中，存取計數器231、233、235、237藉由將所收集之存取記錄資訊保存或儲存至記憶體來執行此區塊520。在一些實施例中，存取計數器231、233、235、237中之一或多者可將此資訊保存至在存取計數器本端之記憶體。在其他實施例中，存取計數器資料可保存在其他處，諸如在與存取計數器相關聯之L1快取記憶體221、223、225、227中，或在中心位置(諸如LPM控制器260(或LPM控制器260可存取之記憶體))處。
在一些實施例中，存取計數器231、233、235、237可在區塊520處保存所收集記錄資訊之概述或彙總。舉例而言，並非單獨地保存每一存取記錄，而是存取計數器231、233、235、237中之一或多者可保存一或多個快取記憶體之提取的總數、一或多個快取記憶體提取之快取線的總數、一或多個快取記憶體提取之資料之位元組的總數等。
在其他實施例中，保存存取計數器資料(及/或存取計數器資料之概述或彙總)可替代地由PCD 100之不同部分(諸如LPM控制器260)執行。在實施中，在於區塊510中偵測觸發事件之後，LPM控制器260可 自存取計數器231、233、235、237中之一或多者擷取存取計數器資料(及/或存取計數器資料之概述或彙總)並將彼資訊儲存在與LPM控制器260相關聯之記憶體中。在另一實施中，在於區塊510中偵測觸發事件之後，LPM控制器260可致使存取計數器231、233、235、237中之一或多者將所收集資料(及/或存取計數器資料之概述或彙總)提供至LPM控制器260或可由LPM控制器260存取之另一位置。
方法500繼續至區塊530，在其中重設存取計數器231、233、235、237。在區塊530中，清除及/或重設含有關於快取記憶體提取之連續資訊的記憶體儲存區，但非在步驟520中已保存存取計數器資料之記憶體。以此方式，區塊530致使存取計數器231、233、235、237在新時段內開始新的關於快取記憶體提取之資訊的連續收集，從而產生獲得及保存快取記憶體提取資訊之單獨取樣週期。區塊530可直接藉由存取計數器231、233、235、237重設或藉由清除已儲存有連續記錄資訊之本端記憶體或其他記憶體而完成。在其他實施例中，此可藉由LPM控制器260執行，以致使此類存取計數器記憶體或其他記憶體重設。
在於區塊530中重設存取計數器231、233、235、237之後，可執行可選區塊540。舉例而言，在其中每一存取計數器231、233、235、237針對單一快取記憶體單獨地執行方法500的實施例中，可不需要執行方法500的區塊540。在其他實施例中，諸如其中一或多個存取計數器231、233、235、237針對多個快取記憶體單獨地執行方法500，可執行區塊540。對於此等實施例，存取計數器231、233、235、237在區塊540中判定是否已保存所有快取記憶體之資料。若如此，則方法500結束。若並非如此，則方法500返回至區塊520，在區塊520中保存額外快取記憶體之存取計數器資料，且重設關於彼等額外快取記憶體之存取計數器(區塊530)。
在又其他實施例中，諸如其中LPM控制器260(或PCD 100之其他組件)針對多個存取計數器231、233、235、237執行方法500，亦可執行區塊540。對於此等實施例，LPM控制器260(或PCD 100之其他組件)在區塊540中判定是否已保存所有存取計數器231、233、235、237之資料。若如此，則方法500結束。若並非如此，則方法500返回至區塊520，在區塊520中保存額外存取計數器231、233、235、237之存取計數器資料，且重設額外存取計數器231、233、235、237(區塊530)。
如將理解，圖5A之例示性方法500允許捕獲與核心/CPU相關聯之一或多個快取記憶體(諸如與圖4A之核心220、222、224、226相關聯之L1快取記憶體221、223、225、227)之操作狀態。特定而言，對於核心/CPU進入閒置狀態(參見圖2)的情況，例示性方法500捕獲並提供關於緊接在核心/CPU進入閒置狀態之前的時間段或取樣週期內與核心/CPU相關聯之快取記憶體之操作狀態的資訊，亦即，可用以計算或估計在核心/CPU離開低功率模式時重建或重新填入快取記憶體可能需要多少時間及/或電力之資訊，如下文所論述。例示性方法500亦允許捕獲及記錄關於在核心/CPU進入閒置狀態之前的多個時間段或取樣週期內此等快取記憶體之操作狀態的資訊，從而提供快取記憶體之操作狀態的歷史，其亦可用作重建或重新填入快取記憶體所需之時間及/或電力之此計算或估計的部分。
儘管已在圖5A之內容脈絡中描述例示性方法500，但將理解可實施其他方法或方法500之實施例。舉例而言，在其他實施例中，在開始方法500之前，可不預先操作存取計數器231、233、235、237。在此等實施例中，在區塊510中偵測觸發事件可替代地致使存取計數器231、233、235、237重設且接著開始收集提取資訊，開始新取樣週期。在此等實施例中，後續觸發事件可致使保存所收集提取資訊，且 重設存取計數器231、233、235、237，如上文所論述，從而開始下一個取樣週期。因此，在方法500之此替代實施例中，圖5A之區塊520與530將顛倒次序。如將理解，圖5A之方法500之其他實施例及/或變更亦係可能的。
接下來轉向圖6A，說明用於核心/CPU之低功率模式之改進的實施之方法600的例示性實施例之額外態樣。圖6A之方法600在區塊610中以識別或偵測一或多個核心/CPU(諸如圖4之核心220、222、224、226)進入閒置狀態開始。可由PCD 100(諸如藉由如圖4中說明之LPM控制器260的組件)識別或偵測一或多個核心/CPU進入閒置狀態。如上文所論述，LPM控制器260可為單獨組件(或組件集合)，或可為在PCD 100上操作之演算法、應用程式、程式、驅動程式等。替代地，在其他實施例中，區塊610之識別或判定(及方法600之剩餘區塊)可由進入閒置狀態之核心/CPU執行。如將理解，存在在區塊610中識別或判定一或多個核心進入閒置狀態之多種方式。
一旦核心/CPU已經識別或判定為進入閒置狀態，在區塊620中計算將核心/CPU置於低功率模式中之進入及離開額外負擔(諸如電力成本)。如上文針對圖3A所論述，此進入/離開電力成本對於每一核心/CPU通常為預定的且不會基於PCD 100之操作狀態而有所改變。在一些實施例中，進入閒置狀態之每一核心/CPU可為自身執行區塊620之計算。在其他實施例中，集中式組件或驅動程式/應用程式/演算法(諸如圖4之LPM控制器260)可針對一或多個核心/CPU執行區塊620。
在區塊630中，計算或判定與核心/CPU相關聯之一或多個快取記憶體之工作集大小。在一些實施例中，快取記憶體可為與核心/CPU相關聯之L1快取記憶體，諸如圖4之L1快取記憶體221、223、225、227。在其他實施例中，快取記憶體可為多於一個核心/CPU所共用或可存取的L2或其他快取記憶體。在一實施例中，計算或判定工作集可 包含基於關於由快取記憶體自「晶片外」源(諸如DDR記憶體(參見圖4之DDR 250)、光碟(諸如DVD)、藉由網路連接之遠端伺服器等)進行之提取的資訊而估計或計算快取記憶體之操作狀態。此類資訊可包括由圖4之存取計數器231、233、235、237收集之資訊，如針對圖5A所論述。
在一實施例中，可自關於快取記憶體之最近資訊(諸如在核心/CPU進入閒置狀態之前的最近時間段/取樣週期中收集之資訊，如在圖5A中所論述)計算或判定快取記憶體之工作集大小。舉例而言，工作集大小可為在最近時間段/取樣週期中由快取記憶體提取之快取線的總數目、在最近時間段/取樣週期中由快取記憶體提取之位元組或內容的數目等。
在其他實施例中，可自關於快取記憶體之最近資訊以外的資訊(諸如在核心/CPU進入閒置狀態之前的先前時間段/取樣週期中收集之資訊)計算或判定快取記憶體之工作集大小。在此等實施例中，在區塊630中計算快取記憶體之工作集大小可包含判定在過去的N個時間段/取樣週期期間由快取記憶體提取之快取線的平均數目及/或內容之位元組的平均數目。在其他實施例中，在區塊630中計算快取記憶體之工作集大小可替代地或另外包含判定在過去的N個時間段/取樣週期中之任一者中由快取記憶體提取之快取線的最大數目及/或內容之位元組的最大數目。
在一些實施例中，進入閒置狀態之每一核心/CPU可為自身執行區塊630之計算或判定。在其他實施例中，集中式組件或驅動程式/應用程式/演算法(諸如圖4之LPM控制器260)可針對進入閒置狀態的一或多個核心/CPU執行區塊630之計算或判定。
方法600繼續至區塊640，其中判定用於重新填入、重新載入、重新提取及/或重建快取記憶體之額外負擔。在一實施例中，區塊640 之判定或計算可包含判定對於低功率模式，用於重新填入、重新載入、重新提取及/或重建快取記憶體之電力成本。可使用在區塊630中判定之工作集大小執行此電力成本計算，而不管工作集大小係如何經判定。
在其他實施例中，區塊640之計算或判定可替代地或另外包含判定對於低功率模式，重新填入、重新載入、重新提取及/或重建快取記憶體之潛時。亦可使用在區塊630中判定之工作集大小執行此潛時計算，而不管工作集大小係如何經判定。舉例而言，在一實施中，區塊640之計算可包含使在最近時間段/取樣週期中存取/提取之快取線的總數目乘以快取記憶體存取/提取快取線的時間，以判定將工作集重新填入、重新載入或重建至快取記憶體中的總時間。如將理解，可在區塊640中實施額外計算或判定，且該等計算可取決於在區塊630中如何計算工作集。
在一些實施例中，進入閒置狀態之每一核心/CPU可為自身執行區塊640之計算或判定。在其他實施例中，集中式組件或驅動程式/應用程式/演算法(諸如圖4之LPM控制器260)可針對進入閒置狀態的一或多個核心/CPU執行區塊640之計算或判定。
在區塊650中，方法600判定核心之低功率模式是否合理。在一實施例中，區塊650之判定係基於區塊620、630及/或640之計算或判定。舉例而言，在一些實施例中，區塊650可包含比較將核心/CPU保持於作用中狀態中之電力成本與將核心/CPU置於低功率狀態(諸如圖3A之LPM2)中之電力成本。在一實施例中，可藉由首先使核心/CPU在低功率狀態中之電力消耗/洩漏乘以核心/CPU「停留」於低功率狀態中之時間段以獲得「原始」電力成本而判定將核心/CPU置於低功率狀態中之電力成本。可基於核心/CPU之進入/離開潛時以及重新填入與核心/CPU相關聯之一或多個快取記憶體之潛時而判定核心/CPU 「停留」於低功率狀態中之時間段。可藉由核心/CPU進入/離開低功率狀態之電力成本以及重新填入與核心/CPU相關聯之一或多個快取記憶體的電力成本來調整此「原始」電力成本，以判定將核心/CPU置於低功率模式中的最終總電力成本。
如將理解，可在區塊650之實例計算/判定之上述部分中的任一者中使用執行區塊620、630、640之計算或判定之方式中的任一者，以獲得將核心/CPU置於低功率模式中的最終總電力成本。另外，如將理解，可在區塊650中實施獲得將核心/CPU置於低功率模式中之最終總電力成本的完全不同的方式。該等不同實施可具有更多或更少的判定部分及/或可考慮不同資訊。
在一實施例中，若將核心/CPU置於低功率模式中的最終總電力成本不小於將核心/CPU保持在完全作用中模式中之電力成本，則低功率模式不合理。在另一實施例中，區塊650之判定可替代地要求將核心/CPU置於低功率模式中之「成本節約」超過完全作用中模式之電力成本達預定量、百分比或臨限值，才能使低功率模式合理化。
在一些實施例中，進入閒置狀態之每一核心/CPU可為自身執行區塊650之判定或計算。在其他實施例中，集中式組件或驅動程式/應用程式/演算法(諸如圖4之LPM控制器260)可針對進入閒置狀態的一或多個核心/CPU執行區塊650之判定或計算。
在區塊650之後，可執行區塊660以決定是否已考慮進入閒置狀態之核心/CPU之所有低功率模式或進入閒置狀態之所有核心/CPU。若已考慮，則方法600結束。若尚未考慮核心/CPU之所有低功率模式或所有核心/CPU，則方法600返回至區塊620且開始核心/CPU之下一個低功率模式或下一個核心/CPU的計算/判定。
在一些實施例中，區塊660係可選的。舉例而言，在其中僅一個低功率模式供核心/CPU離開的一實施例中，區塊660係不必要的且方 法600可在於區塊650中判定低功率模式是否合理之後結束。在其他實施例中，可存在針對核心/CPU之多個低功率模式，但實施方法600之核心/CPU、演算法、邏輯、應用程式、驅動程式等可經結構化以使得依序評估核心/CPU之所有可能的低功率模式，在判定任何低功率模式係合理時停止。在此等實施例中，在區塊650中對低功率模式係合理的之判定亦可結束方法600。
在又其他實施例中，方法600可同時評估核心/CPU之所有可能的低功率模式。在此等實施例中，區塊650可進一步包括判定「最佳」低功率模式，諸如與作用中模式相比具有最大電力成本節約的低功率模式。對於此等實施例，在區塊650中對「最佳」低功率模式之判定亦可結束方法600。
在一些實施例中，進入閒置狀態之每一核心/CPU在必要時可為自身執行區塊660之判定。在其他實施例中，集中式組件或驅動程式/應用程式/演算法(諸如圖4之LPM控制器260)可針對進入閒置狀態的一或多個核心/CPU執行區塊660之判定。
如將理解，圖5A及圖6A分別描述所揭示方法500及600之僅一個例示性實施例。在其他實施例中，額外區塊或步驟可添加至圖5A中說明之方法500及/或圖6A中說明之方法600。類似地，在一些實施例中，可組合或省略在圖5A及/或圖6A中展示之各種區塊或步驟。方法500及600之該等變化形式係在本發明之範疇內。
另外，本說明書中描述之處理程序或處理流程(包括圖5A或圖6A)中之某些步驟可自然地在其他步驟之前以使本發明在所描述的實施例中起作用。然而，本發明不限於所描述步驟之次序，只要此類次序或序列不會更改本發明之功能性即可。此外，已認識到一些步驟可在不背離本發明之範疇的情況下在其他步驟之前、之後或與其並行地(實質上同時)執行。另外，諸如「其後」、「接著」、「接下來」、「隨 後」等詞並不意欲限制步驟之次序。此等詞僅用來引導讀者閱讀例示性方法之描述。
可藉由各種硬體及/或軟體組件/模組執行上文針對方法500及600所描述之各種操作、方法或功能。該等組件及/或模組可提供用以執行各種所描述操作、方法或功能之構件。一般而言，在圖中說明之方法具有對應的手段附加功能圖的情況下，操作區塊對應於具有類似編號之手段附加功能區塊。舉例而言，圖5A中說明之區塊510至540對應於圖5B中說明之手段附加功能區塊510'至540'。類似地，圖6A中說明之區塊610至660對應於圖6B中說明之手段附加功能區塊610'至660'。
舉例而言，一般熟習程式化技術之技術人員能夠基於流程圖及本說明書中之相關聯描述輕鬆地撰寫電腦程式碼或識別適當之硬體及/或電路以實施所揭示的發明。因此，對特定一組程式碼指令或詳細的硬體裝置之揭示不被視為對於充分理解如何製作及使用本發明而言為必要的。在上文的描述中且結合可說明各種處理流程之圖式更詳細地解釋所主張的由處理器實現之處理程序的發明性功能性。
在如上文所指示之一或多個例示性態樣中，所描述之功能可實施於硬體、軟體、韌體或其任何組合中。若以軟體實施，則該等功能可作為一或多個指令或程式碼而儲存於電腦可讀媒體(諸如，非暫時性處理器可讀媒體)上或在電腦可讀媒體(諸如，非暫時性處理器可讀媒體)上傳輸。電腦可讀媒體包括資料儲存媒體及通信媒體兩者，該通信媒體包括促進程式自一個位置傳送至另一位置之任何媒體。
儲存媒體可為可由電腦或處理器存取之任何可用媒體。藉由實例而非限制，此類電腦可讀媒體可包含RAM、ROM、EEPROM、CD-ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置，或可用以攜載或儲存呈指令或資料結構形式之所要程式碼且可由電腦存取的 任何其他媒體。如本文中所使用，磁碟及光碟包括緊密光碟(「CD」)、雷射光碟、光學光碟、數位多功能光碟(「DVD」)、軟性磁碟及藍光光碟，其中磁碟通常以磁性方式再生資料，而光碟用雷射以光學方式再生資料。以上各者之組合亦應包括於非暫時性電腦可讀媒體的範疇內。
儘管已詳細地說明且描述選定態樣，但將理解，可在本文中在不背離如以下申請專利範圍所定義之本發明的情況下做出各種替代及變更。
202‧‧‧系統單晶片積體電路/系統單晶片
220‧‧‧核心/第0核心
221‧‧‧L1快取記憶體
222‧‧‧核心/第1核心
223‧‧‧L1快取記憶體
224‧‧‧核心/第2核心
225‧‧‧L1快取記憶體
226‧‧‧核心/第N核心
227‧‧‧L1快取記憶體
231‧‧‧存取計數器
233‧‧‧存取計數器
235‧‧‧存取計數器
237‧‧‧存取計數器
240‧‧‧互連件/匯流排
250‧‧‧「晶片外」DDR/DDR
260‧‧‧低功率模式控制器
400‧‧‧系統

Claims (30)

  1. 一種用於一可攜帶計算裝置(PCD)中之一多核心系統單晶片(SoC)中之低功率模式之改進的實施的方法，該方法包含：識別該多核心SoC之一核心進入一閒置狀態；計算對於該核心之一低功率模式，該核心之一進入電力成本及該核心之一離開電力成本；計算與該核心相關聯之一快取記憶體之一工作集大小；使用該快取記憶體之該工作集大小計算該快取記憶體離開該核心之該低功率模式之一潛時；及部分地基於該核心之該進入電力成本、該核心之該離開電力成本以及該快取記憶體離開該低功率模式之該潛時，判定該核心之該低功率模式與一作用中模式相比是否產生一電力節約。
  2. 如請求項1之方法，其進一步包含：使用該快取記憶體之該工作集大小計算該快取記憶體離開該核心之該低功率模式之一電力成本，其中對該快取記憶體之該低功率模式是否產生該電力節約之該判定亦部分地基於該快取記憶體離開該低功率模式之該電力成本。
  3. 如請求項1之方法，其中計算該快取記憶體之該工作集大小包含判定在至少一個取樣週期期間由該快取記憶體擷取之快取線的一數目。
  4. 如請求項3之方法，其中計算該快取記憶體之該工作集大小進一步包含：判定在該至少一個取樣週期之一最近取樣週期期間由該快取記憶體擷取之快取線之一數目。
  5. 如請求項3之方法，其中計算該快取記憶體之該工作集大小進一 步包含：判定在複數個取樣週期期間由該快取記憶體擷取之快取線之一平均數目。
  6. 如請求項3之方法，其中使用該快取記憶體該工作集大小計算該快取記憶體離開該低功率模式之一潛時進一步包含：使在該至少一個取樣週期期間所擷取之快取線之該數目乘以該快取記憶體擷取每一快取線所需之一時間。
  7. 如請求項3之方法，其中判定在該至少一個取樣週期期間由該快取記憶體擷取之快取線之一數目包含：運用耦接至該快取記憶體之一存取計數器對在該至少一個取樣週期期間由該快取記憶體擷取之快取線之該數目進行計數。
  8. 如請求項7之方法，其中：該至少一個取樣週期包含複數個取樣週期，且運用耦接至快取記憶體之一存取計數器進行計數進一步包含在該複數個取樣週期中的每一者結束時重設該存取計數器。
  9. 一種用於一可攜帶計算裝置(PCD)中之一多核心系統單晶片(SoC)的電腦系統，該系統包含：該SoC之一核心；該SoC之與該核心通信之一快取記憶體；及與該核心及該快取記憶體通信之一低功率模式控制器，該低功率模式控制器經組態以：識別該核心正在進入一閒置狀態，計算對於該核心之一低功率模式，該核心之一進入電力成本及該核心之一離開電力成本，計算該快取記憶體之一工作集大小，使用該快取記憶體之該工作集大小計算該快取記憶體離開 該核心之該低功率模式之一潛時，及部分地基於該核心之該進入電力成本、該核心之該離開電力成本以及該快取記憶體離開該低功率模式之該潛時，判定該核心之該低功率模式與一作用中模式相比是否產生一電力節約。
  10. 如請求項9之系統，其中該低功率模式控制器進一步經組態以：使用該快取記憶體之該工作集大小計算該快取記憶體離開該核心之該低功率模式之一電力成本，且部分地基於該快取記憶體離開該低功率模式之該電力成本判定該快取記憶體之該低功率模式是否產生一電力節約。
  11. 如請求項9之系統，其中該快取記憶體之該工作集大小包含在至少一個取樣週期期間由該快取記憶體擷取之快取線之一數目。
  12. 如請求項11之系統，其中：該至少一個取樣週期進一步包含複數個取樣週期，且該快取記憶體之該工作集大小包含在該複數個取樣週期之一最近取樣週期期間由該快取記憶體擷取之快取線之該數目。
  13. 如請求項11之系統，其中：該至少一個取樣週期進一步包含複數個取樣週期，且該快取記憶體之該工作集大小包含在該複數個取樣週期期間由該快取記憶體擷取之快取線之一平均數目。
  14. 如請求項11之系統，其中該低功率模式控制器經組態以使用該快取記憶體之該工作集大小計算該快取記憶體離開該低功率模式之一潛時進一步包含：該低功率模式控制器經組態以使在該取樣週期期間所擷取之快取線之該數目乘以該快取記憶體擷取每一快取線所需之一時間。
  15. 如請求項11之系統，其進一步包含耦接至該快取記憶體之一存取計數器，該存取計數器經組態以對在該至少一個取樣週期期間由該快取記憶體擷取之快取線之該數目進行計數。
  16. 如請求項15之系統，其中：該至少一個取樣週期包含複數個取樣週期，且該存取計數器進一步經組態以在該複數個取樣週期中的每一者結束時重設。
  17. 一種包含一非暫時性電腦可用媒體之電腦程式產品，該非暫時性電腦可用媒體中體現有一電腦可讀程式碼，該電腦可讀程式碼適用於經執行以實施用於一可攜帶計算裝置(PCD)中之一多核心系統單晶片(SoC)中之低功率模式之改進的實施的一方法，該方法包含：識別該多核心SoC之一核心進入一閒置狀態；計算對於該核心之一低功率模式，該核心之一進入電力成本及該核心之一離開電力成本；計算與該核心相關聯之一快取記憶體之一工作集大小；使用該快取記憶體之該工作集大小計算該快取記憶體離開該核心之該低功率模式之一潛時；及部分地基於該核心之該進入電力成本、該核心之該離開電力成本以及該快取記憶體離開該低功率模式之該潛時，判定該核心之該低功率模式與一作用中模式相比是否產生一電力節約。
  18. 如請求項17之電腦程式產品，其進一步包含：使用該快取記憶體之該工作集大小計算該快取記憶體離開該核心之該低功率模式之一電力成本，其中對該快取記憶體之該低功率模式是否產生該電力節約之該判定亦部分地基於該快取記憶體離開該低功率模式之該電力成本。
  19. 如請求項17之電腦程式產品，其中該快取記憶體之該工作集大小包含：在至少一個取樣週期期間由該快取記憶體擷取之快取線之一數目。
  20. 如請求項19之電腦程式產品，其中：該至少一個取樣週期進一步包含複數個取樣週期，且該快取記憶體之該工作集大小進一步包含在該複數個取樣週期之一最近取樣週期期間由該快取記憶體擷取之快取線之該數目。
  21. 如請求項19之電腦程式產品，其中：該至少一個取樣週期進一步包含複數個取樣週期，且該快取記憶體之該工作集大小包含在該複數個取樣週期期間由該快取記憶體擷取之快取線之一平均數目。
  22. 如請求項19之電腦程式產品，其中使用該快取記憶體之該工作集大小計算該快取記憶體離開該低功率模式之一潛時進一步包含：使在該取樣週期期間所擷取之快取線之該數目乘以該快取記憶體擷取每一快取線所需之一時間。
  23. 如請求項19之電腦程式產品，其中判定在該至少一個取樣週期期間由該快取記憶體擷取之快取線之一數目包含：運用耦接至該快取記憶體之一存取計數器對在該至少一個取樣週期期間由該快取記憶體擷取之快取線之該數目進行計數。
  24. 一種用於一可攜帶計算裝置(PCD)中之一多核心系統單晶片(SoC)中之低功率模式之改進的實施的電腦系統，該系統包含：用於識別該多核心SoC之一核心進入一閒置狀態的構件；用於計算對於該核心之一低功率模式，該核心之一進入電力 成本及該核心之一離開電力成本的構件；用於計算與該核心相關聯之一快取記憶體之一工作集大小的構件；用於使用該快取記憶體之該工作集大小計算該快取記憶體離開該核心之該低功率模式之一潛時的構件；及用於部分地基於該核心之該進入電力成本、該核心之該離開電力成本以及該快取記憶體離開該低功率模式之該潛時，判定該核心之該低功率模式與一作用中模式相比是否產生一電力節約的構件。
  25. 如請求項24之系統，其進一步包含：用於使用該快取記憶體之該工作集大小計算該快取記憶體離開該核心之該低功率模式之一電力成本的構件，其中對該快取記憶體之該低功率模式是否產生該電力節約之該判定亦部分地基於該快取記憶體離開該低功率模式之該電力成本。
  26. 如請求項24之系統，其中用於計算該快取記憶體之該工作集大小的該構件進一步包含：用於判定在複數個取樣週期中之至少一者期間由該快取記憶體擷取之快取線之一數目的構件。
  27. 如請求項26之系統，其中用於計算該快取記憶體之該工作集大小的該構件進一步包含：用於判定在該複數個取樣週期之一最近取樣週期期間由該快取記憶體擷取之快取線之該數目的構件。
  28. 如請求項26之系統，其中用於計算該快取記憶體之該工作集大小的該構件進一步包含：用於判定在該複數個取樣週期期間由該快取記憶體擷取之快取線之一平均數目的構件。
  29. 如請求項26之系統，其中用於使用該快取記憶體之該工作集大小計算該快取記憶體離開該低功率模式之一潛時的該構件進一步包含：用於使在複數個取樣週期中之該至少一者期間所擷取之快取線之該數目乘以該快取記憶體擷取每一快取線所需之一時間的構件。
  30. 如請求項26之系統，其中用於判定在複數個取樣週期中之至少一者期間由該快取記憶體擷取之快取線之一數目的該構件進一步包含：耦接至該快取記憶體以用於對在複數個取樣週期中之該至少一者期間由該快取記憶體擷取之快取線之該數目進行計數的構件。
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