BR112018002252A2 - sistema e método para controle de modo de baixa potência de alerta de cache em um dispositivo de computação portátil - Google Patents
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Abstract
são apresentados sistemas e métodos para a implantação aprimorada de modos de baixa potência em um sistema em um chip (soc) de múltiplos núcleos. um núcleo do soc de múltiplos núcleos que entra em um estado ocioso é identificado. para um modo de baixa potência do núcleo, um custo de potência de entrada do núcleo e um custo de potência de saída do núcleo é calculado. um tamanho definido de trabalho para um cache associado ao núcleo também e calculado. uma latência para o cache sair do modo de baixa potência do núcleo é calculada com o uso do tamanho definido de trabalho. finalmente, uma determinação é feita quanto a possibilidade de o modo de baixa potência para o núcleo resultar em economias de potência através de um modo ativo para o núcleo com base em parte nos custos de potência de entrada e saída do núcleo, e na latência do cache que sai do modo de baixa potência.
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