JPS6212994A - リフレツシユ制御方式 - Google Patents
リフレツシユ制御方式Info
- Publication number
- JPS6212994A JPS6212994A JP60150468A JP15046885A JPS6212994A JP S6212994 A JPS6212994 A JP S6212994A JP 60150468 A JP60150468 A JP 60150468A JP 15046885 A JP15046885 A JP 15046885A JP S6212994 A JPS6212994 A JP S6212994A
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- JP
- Japan
- Prior art keywords
- refresh
- variable
- signal
- circuit
- cycle mechanism
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ダイナミックランダムアクセスメモリ（ＤＲＡ）ｌ）に
対する、可変リフレッシュサイクル機構を備えたリフレ
ッシュ制御回路において、該可変リフレッシュサイクル
機構に障害が発生した時、該可変のリフレッシュサイク
ルを標準値に変更して、リフレッシュアクセスを継続し
て行うようにしたちのである。
対する、可変リフレッシュサイクル機構を備えたリフレ
ッシュ制御回路において、該可変リフレッシュサイクル
機構に障害が発生した時、該可変のリフレッシュサイク
ルを標準値に変更して、リフレッシュアクセスを継続し
て行うようにしたちのである。
本発明は、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）に対する、可変リフレッシュサイクル機構を備え
たリフレッシュ制御回路におけるリフレッシュ制御方式
に関する。
ＡＭ）に対する、可変リフレッシュサイクル機構を備え
たリフレッシュ制御回路におけるリフレッシュ制御方式
に関する。
一般に、ダイナミックランダムアクセスメモリ（以下、
ＤＲＡＭと云う）は、一定時間（標準値）毎にリフレッ
シュの為のライトアクセスが必要である。
ＤＲＡＭと云う）は、一定時間（標準値）毎にリフレッ
シュの為のライトアクセスが必要である。
然して、ＤＲＡＭに対する上記リフレッシュアクセスの
出現頻度を見ると、プロセッサ等からのメモリアクセス
頻度に比較して、例えば、３％と多く、該ＤＲＡＭを備
えた計算機システムの処理能力に対する影響を無視しえ
ない状況にある。
出現頻度を見ると、プロセッサ等からのメモリアクセス
頻度に比較して、例えば、３％と多く、該ＤＲＡＭを備
えた計算機システムの処理能力に対する影響を無視しえ
ない状況にある。
そこで、このリフレッシュアクセスの頻度を少なくする
為に、該リフレッシュサイクルを動的に可変して、上記
正規のメモリアクセスに対する影響を少なくする方式が
知られている。
為に、該リフレッシュサイクルを動的に可変して、上記
正規のメモリアクセスに対する影響を少なくする方式が
知られている。
然しなから、該可変リフレッシュサイクル機構は、制御
回路が複雑となる為、障害の発生確率が高く、該計算機
システムをダウンさせる危険が多くなる問題があり、該
システムダウンを回避する為の効果的な障害対策が要求
される。
回路が複雑となる為、障害の発生確率が高く、該計算機
システムをダウンさせる危険が多くなる問題があり、該
システムダウンを回避する為の効果的な障害対策が要求
される。
第３図は、従来のリフレッシュ回路の一例を示した図で
、リフレッシュカウンタ（ＲＣＴ） １１の特定値をデ
コードして、一定周期（即ち、標準値で、例えば、１５
μＳ／チツプ）のリフレッシュ信号（ＦＲＳ）毎にメモ
リアクセス制御部（ＭＭＣ） ３を起動し、上記ＤＲＡ
Ｍに対するリフレッシュアクセスを行っていた。
、リフレッシュカウンタ（ＲＣＴ） １１の特定値をデ
コードして、一定周期（即ち、標準値で、例えば、１５
μＳ／チツプ）のリフレッシュ信号（ＦＲＳ）毎にメモ
リアクセス制御部（ＭＭＣ） ３を起動し、上記ＤＲＡ
Ｍに対するリフレッシュアクセスを行っていた。
然し、この標準値によるリフレッシュ方式においては、
前述のように、通常のメモリアクセスに対するアクセス
頻度が多くなる問題があり、可変リフレッシュサイクル
機構を設けて、ＤＲＡＭに対するリフレッシュサイクル
を可変とする（例えば、上記標準値より長くする）こと
が行われている。
前述のように、通常のメモリアクセスに対するアクセス
頻度が多くなる問題があり、可変リフレッシュサイクル
機構を設けて、ＤＲＡＭに対するリフレッシュサイクル
を可変とする（例えば、上記標準値より長くする）こと
が行われている。
第４図は、この可変リフレッシュサイクル機構を示した
図で、（ａ）はその回路、（ｂ）はタイミングレジスタ
（ＴＭＲ） ２２のデコード出力表、（Ｃ）はリフレッ
シュカウンタ（ＲＣＴ） １１のデコード出力表であり
、上記リフレッシュカウンタ（ＲＣＴ） １１は、常に
、一定周期でカウントを行っている為、（ｃ）で示した
デコード出力の各々は、一定周期で出力されることにな
る。
図で、（ａ）はその回路、（ｂ）はタイミングレジスタ
（ＴＭＲ） ２２のデコード出力表、（Ｃ）はリフレッ
シュカウンタ（ＲＣＴ） １１のデコード出力表であり
、上記リフレッシュカウンタ（ＲＣＴ） １１は、常に
、一定周期でカウントを行っている為、（ｃ）で示した
デコード出力の各々は、一定周期で出力されることにな
る。
ここで、例えば、マイクロ命令によって制御されるタイ
ミングレジスタ（ＴＭＲ） ２２に対して、ランダムデ
ータをセットすると、デコーダ（ＤＥＣ） ２３におい
ては、そのデコード出力（ＴＯ−７３）が、ランダムに
出力されることになる。
ミングレジスタ（ＴＭＲ） ２２に対して、ランダムデ
ータをセットすると、デコーダ（ＤＥＣ） ２３におい
ては、そのデコード出力（ＴＯ−７３）が、ランダムに
出力されることになる。
タイミングレジスタ（ＴＭＲ） ２２をこのように制御
することにより、アンド回路（Ａ） ２４において、（
Ｃ）で示したデコード出力値の特定値（例えば、＃印で
示す）が出力されるタイミングにおいて、上記タイミン
グレジスタ（ＴＭＲ） ２２のランダムなデコード出力
（Ｔｏ −Ｔ３）との論理積がとれる結果、ランダムな
間隔のリフレッシュ信号（ＢＲＳ）がオア回路（０１？
） ２５から出力され、メモリアクセス制御部（ＭＡＣ
） ３を起動することにより、可変リフレッシュサイク
ルによるリフレッシュアクセスが実現できる。
することにより、アンド回路（Ａ） ２４において、（
Ｃ）で示したデコード出力値の特定値（例えば、＃印で
示す）が出力されるタイミングにおいて、上記タイミン
グレジスタ（ＴＭＲ） ２２のランダムなデコード出力
（Ｔｏ −Ｔ３）との論理積がとれる結果、ランダムな
間隔のリフレッシュ信号（ＢＲＳ）がオア回路（０１？
） ２５から出力され、メモリアクセス制御部（ＭＡＣ
） ３を起動することにより、可変リフレッシュサイク
ルによるリフレッシュアクセスが実現できる。
例えば、タイミングレジスタ（ＴＭＲ） ２２に、↑０
゜が出力されるデータをセットすると、標準の周期でリ
フレッシュアクセスが行われるが、“Ｔ３’が出力され
るデータをセットすると、該標準値の８倍の周期でのリ
フレッシュアクセスが可能となり、一般のメモリアクセ
スに対する影響を削減させることができる。
゜が出力されるデータをセットすると、標準の周期でリ
フレッシュアクセスが行われるが、“Ｔ３’が出力され
るデータをセットすると、該標準値の８倍の周期でのリ
フレッシュアクセスが可能となり、一般のメモリアクセ
スに対する影響を削減させることができる。
然しなから、このような可変リフレッシュサイクル機構
においては、第４図から明らかな如く、論理回路が複雑
となる為、障害の発生確率が高くなり、該ＤＲＡＭを使
用している計算機システムをダウンさせる危険が多くな
ると云う問題があった。
においては、第４図から明らかな如く、論理回路が複雑
となる為、障害の発生確率が高くなり、該ＤＲＡＭを使
用している計算機システムをダウンさせる危険が多くな
ると云う問題があった。
本発明は上記従来の欠点に鑑み、可変リフレッシュサイ
クル機構に障害が発生した場合には、強制的に通常の固
定リフレッシュサイクル機構（第３図参照）によって、
一定周期（即ち、標準周期）のリフレッシュ信号（ＦＲ
Ｓ）で、継続的にリフレッシュアクセスを行う方法を提
供することを目的とするものである。
クル機構に障害が発生した場合には、強制的に通常の固
定リフレッシュサイクル機構（第３図参照）によって、
一定周期（即ち、標準周期）のリフレッシュ信号（ＦＲ
Ｓ）で、継続的にリフレッシュアクセスを行う方法を提
供することを目的とするものである。
第１図は、本発明のリフレッシュ制御方式の原理ブロッ
ク図である。
ク図である。
可変リフレッシュサイクル機構２に設けられている障害
検出回路２１で、該可変リフレッシュサイクル機構２で
の障害を検出すると、該障害検出信号（ＥＬ）によって
、マルチプレクサ（ＭＰＸ） ２６を制御し、メモリア
クセス制御部（ＭＡＣ） ３に対するリフレッシュ信号
（Ｒ３）を、固定リフレッシュサイクル機構１からの標
準のリフレッシュ信号（ＦＲＳ）に、強制的に切り替え
るように構成する。
検出回路２１で、該可変リフレッシュサイクル機構２で
の障害を検出すると、該障害検出信号（ＥＬ）によって
、マルチプレクサ（ＭＰＸ） ２６を制御し、メモリア
クセス制御部（ＭＡＣ） ３に対するリフレッシュ信号
（Ｒ３）を、固定リフレッシュサイクル機構１からの標
準のリフレッシュ信号（ＦＲＳ）に、強制的に切り替え
るように構成する。
即ち、本発明によれば、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）に対する、可変リフレッシュサイク
ル機構を備えたりフレッシュ制御回路において、該可変
リフレッシュサイクル機構に障害が発生した時、該可変
のリフレッシュ信号（ＢＲＳ）を標準のリフレッシュ信
号（ＦＲＳ）に変更して、リフレッシュアクセスを継続
して行うようにしたものであるので、Ｂｔｚ ｏ ＲＡ
Ｍに対する可変リフレッシュサイクル機構の信頼度を
向上させる効果がある。
メモリ（ＤＲＡＭ）に対する、可変リフレッシュサイク
ル機構を備えたりフレッシュ制御回路において、該可変
リフレッシュサイクル機構に障害が発生した時、該可変
のリフレッシュ信号（ＢＲＳ）を標準のリフレッシュ信
号（ＦＲＳ）に変更して、リフレッシュアクセスを継続
して行うようにしたものであるので、Ｂｔｚ ｏ ＲＡ
Ｍに対する可変リフレッシュサイクル機構の信頼度を
向上させる効果がある。
以下本発明の実施例を図面によって詳述する。
第２図は本発明の一実施例をブロック図で示した゛もの
であり、第４図と同じ符号は同じ対象物を示しており、
本可変リフレッシュサイクル機構に設けられた障害検出
機構２１０，２１１．及びリフレッシュ信号を切り替え
る為のマルチプレクサ（ＭＰＸ） ２６が本発明を実施
するのに必要な機能ブロックである。
であり、第４図と同じ符号は同じ対象物を示しており、
本可変リフレッシュサイクル機構に設けられた障害検出
機構２１０，２１１．及びリフレッシュ信号を切り替え
る為のマルチプレクサ（ＭＰＸ） ２６が本発明を実施
するのに必要な機能ブロックである。
本発明を実施しても、可変リフレッシュサイクル機構２
の動作は、第４図で説明した従来方式と同じであるので
、ここでは省略し、該可変リフレッシュサイクル機構２
で障害が発生した時の動作を中心にして、本発明のリフ
レッシュ制御方式を説明する。
の動作は、第４図で説明した従来方式と同じであるので
、ここでは省略し、該可変リフレッシュサイクル機構２
で障害が発生した時の動作を中心にして、本発明のリフ
レッシュ制御方式を説明する。
先ず、マイクロ命令によってランダム値が設定されるタ
イミングレジスタ（ＴＭ１１） ２２等において、例え
ばパリティチェック回路（ＰＣ） ２１０でパリティエ
ラーが検出されると、エラーランチ（ＥＬ） ２１１が
セットされる。
イミングレジスタ（ＴＭ１１） ２２等において、例え
ばパリティチェック回路（ＰＣ） ２１０でパリティエ
ラーが検出されると、エラーランチ（ＥＬ） ２１１が
セットされる。
該エラーラッチ（ＥＬ） ２１１が°オン゛になると、
マルチプレクサ（ＭＰＸ） ２６において、可変リフレ
ッシュ信号を出力するアンド回路（Ａ） ２４．オア回
路（ＯＲ） ２５の出力（ＢＲＳ）が閉塞され、リフレ
ッシュカウンタ（ＲＣＴ） １１からの一定周期（即ち
、標準）のリフレッシュ信号（ＦＲＳ）をリフレッシュ
信号（Ｒ３）として、メモリアクセス制御部（ＭＡＸ）
３に、継続的に送出するように機能する。
マルチプレクサ（ＭＰＸ） ２６において、可変リフレ
ッシュ信号を出力するアンド回路（Ａ） ２４．オア回
路（ＯＲ） ２５の出力（ＢＲＳ）が閉塞され、リフレ
ッシュカウンタ（ＲＣＴ） １１からの一定周期（即ち
、標準）のリフレッシュ信号（ＦＲＳ）をリフレッシュ
信号（Ｒ３）として、メモリアクセス制御部（ＭＡＸ）
３に、継続的に送出するように機能する。
このように、本発明においては可変リフレッシュサイク
ル機構において、障害が発生した時でも、該障害検出ラ
ッチ信号（ＩＥＬ）によって、当該可変リフレッシュ信
号（１３Ｒ５）を閉塞して、標準リフレッシュ信号（Ｆ
ＲＳ）を継続的に出力するように制御する所に特徴があ
る。
ル機構において、障害が発生した時でも、該障害検出ラ
ッチ信号（ＩＥＬ）によって、当該可変リフレッシュ信
号（１３Ｒ５）を閉塞して、標準リフレッシュ信号（Ｆ
ＲＳ）を継続的に出力するように制御する所に特徴があ
る。
以上、詳細に説明したように、本発明のリフレッシュ制
御方式は、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）に対する、可変リフレッシュサイクル機構を備え
たリフレッシュ制御回路において、該可変リフレッシュ
サイクル機構に障害が発生した時、該可変のりフレッシ
ェサイクルを標準値に変更して、リフレッシュアクセス
を継続して行うようにしたものであるので、該ＤＲＡＭ
に対する可変リフレッシュサイクル機構の信頼度を向上
させる効果がある。
御方式は、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）に対する、可変リフレッシュサイクル機構を備え
たリフレッシュ制御回路において、該可変リフレッシュ
サイクル機構に障害が発生した時、該可変のりフレッシ
ェサイクルを標準値に変更して、リフレッシュアクセス
を継続して行うようにしたものであるので、該ＤＲＡＭ
に対する可変リフレッシュサイクル機構の信頼度を向上
させる効果がある。
第１図は本発明のリフレッシュ制御方式の原理ブロック
図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は従来のリフレッシュ回路の一例を示した図。 第４図は可変リフレッシュサイクル機構を示した図。 である。 図面において、 １は固定リフレッシュサイクル機構。 １１はリフレッシュカウンタ（ＲＣＴ） 。 ２は可変リフレッシュサイクル機構。 ２１は障害検出回路。 ２１０はパリティチェック回路（ＰＣ） 。 ２１１はエラーラッチ回路（ＥＬ） 。 ２２はタイミングレジスタ（ＴＭＲ） 。 ２３はデコーダ（ＤＥＣ）、 ２４はアンド回路（
Ａ）。 ２５はオア回路（ＯＲ） 。 ２６はマルチプレクサ（ＭＰＸ） 。 ＢＲＳは可変リフレッシュ信号。 ＦＲＳは標準リフレッシュ信号。 Ｒ５はリフレッシュ信号。 ３はメモリアクセス制御部（ＭＭＣ） 。 をそれぞれ示す。 木り萌りリフシン１制御野方式内 層、１里フ゛口・ソフ 図 第 １ 図 蔦２ 図 第 ３ 図 可哀すフレ・・Ｉシエサイクルａ’Ｒ’ｔ ７Ｔ、 ｔ
、た図薯 ４ 図
図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は従来のリフレッシュ回路の一例を示した図。 第４図は可変リフレッシュサイクル機構を示した図。 である。 図面において、 １は固定リフレッシュサイクル機構。 １１はリフレッシュカウンタ（ＲＣＴ） 。 ２は可変リフレッシュサイクル機構。 ２１は障害検出回路。 ２１０はパリティチェック回路（ＰＣ） 。 ２１１はエラーラッチ回路（ＥＬ） 。 ２２はタイミングレジスタ（ＴＭＲ） 。 ２３はデコーダ（ＤＥＣ）、 ２４はアンド回路（
Ａ）。 ２５はオア回路（ＯＲ） 。 ２６はマルチプレクサ（ＭＰＸ） 。 ＢＲＳは可変リフレッシュ信号。 ＦＲＳは標準リフレッシュ信号。 Ｒ５はリフレッシュ信号。 ３はメモリアクセス制御部（ＭＭＣ） 。 をそれぞれ示す。 木り萌りリフシン１制御野方式内 層、１里フ゛口・ソフ 図 第 １ 図 蔦２ 図 第 ３ 図 可哀すフレ・・Ｉシエサイクルａ’Ｒ’ｔ ７Ｔ、 ｔ
、た図薯 ４ 図
Claims (1)
- 【特許請求の範囲】 可変リフレッシュサイクル機構（２）を備えたリフレ
ッシュ制御回路において、 該可変リフレッシュサイクル機構（２）に障害が発生し
た時、該可変リフレッシュサイクルを標準値に変更する
機構（２６）を備えたことを特徴とするリフレッシュ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150468A JPS6212994A (ja) | 1985-07-09 | 1985-07-09 | リフレツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150468A JPS6212994A (ja) | 1985-07-09 | 1985-07-09 | リフレツシユ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6212994A true JPS6212994A (ja) | 1987-01-21 |
Family
ID=15497570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150468A Pending JPS6212994A (ja) | 1985-07-09 | 1985-07-09 | リフレツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6212994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209691A (ja) * | 1989-12-13 | 1991-09-12 | Internatl Business Mach Corp <Ibm> | 情報処理回路、ビットエンコードデータ記憶装置及びメモリカードのメモリアレイに再生パルスを与える方法 |
-
1985
- 1985-07-09 JP JP60150468A patent/JPS6212994A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209691A (ja) * | 1989-12-13 | 1991-09-12 | Internatl Business Mach Corp <Ibm> | 情報処理回路、ビットエンコードデータ記憶装置及びメモリカードのメモリアレイに再生パルスを与える方法 |
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