JPH04275652A - 記憶装置の障害検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶装置の障害検出回
路に関し、特にプロセッサからのコマンドをデコードす
るデコード回路と、メモリ素子の入力に接続される信号
よりメモリ素子に対する書込み読出しであることを検出
する検出回路とによる記憶装置の障害検出に関する。

【０００２】

【従来の技術】従来の障害の検出回路は、ある特定のア
ドレスのメモリ素子に対し書込みと読出しを行い、書込
みデータと読出しデータの比較により障害を検出する検
出回路や、記憶データにハミング符号を付加し、読出し
時にデータの障害を検出する検出回路で実施されている
。

【０００３】

【発明が解決しようとする課題】上述したように従来の
障害の検出回路において、ある特定のアドレスのメモリ
素子に対し書込みと読出しを行い、書込みデータと読出
しデータの比較により障害を検出する検出回路の場合は
、書込みデータを記憶しておく必要とデータを比較する
必要があるが、実際の使用状態では、書込みデータを記
憶しておくことや毎回のデータの比較はできないように
なっているので、障害の検出が不可能であるという欠点
と、記憶装置だけでは障害の検出ができないという欠点
と、さらにはデータを書込んだ時点で障害の検出ができ
ないという欠点とがある。

【０００４】また、記憶データにハミング符号を付加し
、読出し時にデータの障害を検出する検出回路の場合は
、記憶データに関する障害しか検出できないという欠点
と、データを書込んだ時点で障害の検出ができないとい
う欠点とがある。

【０００５】そのため、記憶装置の信頼性が低下する。

【０００６】本発明の目的は、プロセッサからのコマン
ドをデコードするデコード回路と、メモリ素子の入力に
接続される信号よりメモリ素子に対する書込みや読出し
であることを検出する検出回路との結果が一致している
かどうかにより記憶装置の障害を検出することにより、
上記の欠点を解消し、記憶装置だけでいつでも障害の検
出ができ、さらに、データを書き込んだ時点で記憶装置
の障害を検出でき、記憶装置の信頼性を向上することが
できる記憶装置の障害検出回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明の記憶装置の障害
検出回路は、プロセッサからのコマンドをデコードしど
のような命令かを判断するコマンドデコード回路と、コ
マンドデコード回路からの出力信号によりデータの書込
み読出しを制御する制御信号を送出するメモリ制御信号
生成回路と、メモリ制御信号生成回路からの制御信号に
よりデータの書込み読出しを行うメモリ素子と、メモリ
制御信号生成回路から送出される制御信号がメモリ素子
に対する書込み読出し指示であることを検出する検出回
路と、コマンドデコード回路の出力信号を検出回路が書
込み読出し指示を検出するタイミングまで遅らせ検出回
路の出力と論理積をとり正常にメモリ素子に対し書込み
読出しが行われているかを確認し異常があれば障害の報
告を行う障害検出回路とを有している。

【０００８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００９】図１は本発明の一実施例の記憶装置の障害
検出回路のブロック図、図２は図１の書込み検出回路の
一実施例の詳細ブロック図である。

【００１０】図１において、本実施例の記憶装置の障害
検出回路は、コマンドデコード回路１と、メモリ制御信
号生成回路２と、メモリ素子３と、書込み検出回路４と
、読出し検出回路５と、書込み障害検出回路６と、読出
し障害検出回路７とから構成され、メモリ素子３に対し
て書込み命令と読出し命令を持っている（メモリ素子３
がＤ−ＲＡＭの場合はリフレッシュ命令も併せ持つ）。

【００１１】コマンドデコード回路１は、プロセッサか
らの命令線１０からのコマンドをデコードしてメモリ素
子３に対する書込み命令であれば、その旨、信号線１１
へ出力し、メモリ素子３に対する読出し命令であれば、
その旨、信号線１２へ出力する。

【００１２】メモリ制御信号生成回路２は、コマンドデ
コード回路１でデコードしたメモリ素子３に対する命令
のデコード信号である信号線１１，１２を入力とし書込
み命令であれば、メモリ素子３にとって書込みとなる制
御信号を制御線１３に出力し、読出し命令であれば、メ
モリ素子３にとって読出しとなる制御信号を制御線１３
に出力する。

【００１３】メモリ素子３は、制御線１３からの制御に
従いあるアドレスのメモリのデータ書込み又は読出しを
行う（アドレス，書込みデータ，読出しデータは図示せ
ず）。

【００１４】書込み検出回路４は、制御線１３の信号か
らメモリ素子３にとってデータ書込みであることを検出
し、結果を信号線１４へ出力する。

【００１５】読出し検出回路５は、制御線１３の信号か
らメモリ素子３にとってデータ読出しであることを検出
し、結果を信号線１５へ出力する。

【００１６】書込み障害検出回路６は、書込み命令のデ
コード出力である信号線１１からの信号を書込み検出回
路４が書込みであることを検出し、結果を信号線１４へ
出力するタイミングまで遅らせ、信号線１４の信号と論
理積をとることにより、正常にメモリ素子に対し書込み
が行われていることを確認し、異常があれば障害を検出
したとして報告線１６へ結果を出力する。

【００１７】読出し障害検出回路７は、読出し命令のデ
コード出力である信号線１２からの信号を読出し検出回
路５が読出しであることを検出し、結果を信号線１５へ
出力するタイミングまで遅らせ、信号線１５の信号と論
理積をとることにより、正常にメモリ素子に対し読出し
が行われていることを確認し、異常があれば障害を検出
したとして報告線１７へ結果を出力する。

【００１８】次に、障害発生時の動作を説明する。

【００１９】コマンドデコード回路１の結果が書込み命
令であると、メモリ制御信号生成回路２は本来メモリ素
子３にとって書込みとなる制御信号を出力するが、ここ
で、障害がありメモリ素子３にとって書込みとならない
場合、書込み検出回路４は書込みを検出できず、書込み
障害検出回路６は障害として報告することになる。

【００２０】同様に、読出し命令時の障害は、読出し障
害検出回路７が障害として報告することになる。

【００２１】次に、メモリ素子３にダイナミック型ＲＡ
Ｍを使用する場合の書込み検出回路４について詳細に説
明する。

【００２２】図３は一般的なダイナミック型ＲＡＭの書
込み（アーリィライト）タイミング図、図４は一般的な
ダイナミック型ＲＡＭの書込み（ディレイドライト）タ
イミング図、図５は一般的なダイナミック型ＲＡＭの読
出しタイミング図、図６は一般的なダイナミック型ＲＡ
ＭのＣＡＳの否定値ビフォアＲＡＳの否定値リフレッシ
ュタイミング図、図７は一般的なダイナミック型ＲＡＭ
のＲＡＳの否定値オンリリフレッシュタイミング図であ
る。

【００２３】図３〜図７のタイミング図よりＲＡＳの否
定値，ＣＡＳの否定値，ＷＥの否定値のレベルやタイミ
ングにより、書込み，読出し，リフレッシュの判断がで
きることがわかる。

【００２４】図８は本実施例の書込み（アーリィライト
）タイミング図である。

【００２５】図８は本実施例の記憶装置で使用している
基本となるクロックとの関係を示しており、図８に示す
タイミングで書込みを行う書込み検出回路の一実施例を
図２に示している。

【００２６】制御線４０，４１，４２は図１の制御線１
３に対応し、信号線４４は図１の信号線１４に対応して
いる。

【００２７】デコーダー２０は、制御線４０のＲＡＳの
否定値信号と制御線４１のＣＡＳの否定値信号と制御線
４２のＷＥの否定値信号を入力としフルデコードして出
力する。入力信号は制御線４０を最上位ビットとし制御
線４２を最下位とし、デコード結果はブロック図の一番
上の出力（７出力と呼ぶ）が３つの入力が全て“１”（
最大）であり、下方向に順次小さくなる。（それぞれ６
出力，５出力，・・・，０出力と呼ぶ）デコーダー２０
の７出力は第８図のＴ０，Ｔ６タイミングを示し、５出
力は第８図のＴ５タイミングを示し、３出力はＴ１タイ
ミングを示し、２出力はＴ２タイミングを示し、０出力
はＴ３，Ｔ４タイミングをそれぞれ示すことになる。

【００２８】レジスタ２１，２２，２３，２４，２５，
２６は、クロック線４３の信号の立ち上がりエッジによ
り動作するフリップフロップである。

【００２９】レジスタ２１は、デコーダー２０の７出力
を入力としているので、第８図のＴ０タイミングの結果
をＴ１タイミングへ遅延させていることになる。ＡＮＤ
ゲート２７は、レジスタ２１の出力とデコーダー２０の
３出力の論理積をとっているので、図８のＴ０，Ｔ１タ
イミングを調べていることになる。レジスタ２２，２３
，２４，２５，２６は、レジスタ２１と同様にデータ入
力に接続されるＡＮＤゲート２８，２９，３０，３１で
調べた結果を次のタイミングへ遅延させている。ＡＮＤ
ゲート２８，２９，３０，３１，３２は、ＡＮＤゲート
２７と同様に、図８のＴ０〜Ｔ２，Ｔ０〜Ｔ３，Ｔ０〜
Ｔ４，Ｔ０〜Ｔ５，Ｔ０〜Ｔ６タイミングをそれぞれ調
べていることになる。

【００３０】図８のＴ０〜Ｔ６タイミングが書込み（ア
ーリィライト）なので、ＡＮＤゲート３２の出力である
信号線４４は、書込み（アーリィライト）が正常に行わ
れたとき、Ｔ６タイミングで論理“１”を１クロック間
出力する。

【００３１】同様に、図１の読出し検出回路も図２の書
込み検出回路と同様に実現することができる。

【００３２】

【発明の効果】以上説明したように、本発明の記憶装置
の障害検出回路は、プロセッサからのコマンドをデコー
ドするデコード回路と、メモリ素子の入力に接続される
信号よりメモリ素子に対する書込みや読出しであること
を検出する検出回路との結果が一致しているかどうかに
より記憶装置の障害を検出することにより、記憶装置だ
けでいつでも障害の検出ができ、データを書き込んだ時
点で記憶装置の障害を検出できるので、記憶装置の信頼
性を向上することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の記憶装置の障害検出回路の
ブロック図である。

【図２】図１の書込み検出回路の一実施例の詳細ブロッ
ク図である。

【図３】一般的なダイナミック型ＲＡＭの書込み（アー
リィライト）タイミング図である。

【図４】一般的なダイナミック型ＲＡＭの書込み（ディ
レイドライト）タイミング図である。

【図５】一般的なダイナミック型ＲＡＭの読出しタイミ
ング図である。

【図６】一般的なダイナミック型ＲＡＭのＣＡＳの否定
値ビフォアＲＡＳの否定値リフレッシュタイミング図で
ある。

【図７】一般的なダイナミック型ＲＡＭのＲＡＳの否定
値オンリリフレッシュタイミング図である。

【図８】本実施例の書込み（アーリィライト）タイミン
グ図である。

【符号の説明】

１　　　　コマンドデコード回路 ２　　　　メモリ制御信号生成回路 ３　　　　メモリ素子 ４　　　　書込み検出回路 ５　　　　読出し検出回路 ６　　　　書込み障害検出回路 ７　　　　読出し障害検出回路 １０　　　　命令線 １１，１２，１４，１５　　　　信号線１３　　　　制
御線 １６，１７　　　　報告線 ２０　　　　デコーダー ２１，２２，２３，２４，２５，２６　　　　レジスタ
２７，２８，２９，３０，３１，３２　　　　ＡＮＤゲ
ート４０，４１，４２　　　　制御線 ４３　　　　クロック線 ４４　　　　信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　プロセッサからのコマンドをデコード
   しどのような命令かを判断するコマンドデコード回路と
   、前記コマンドデコード回路からの出力信号によりデー
   タの書込み読出しを制御する制御信号を送出するメモリ
   制御信号生成回路と、前記メモリ制御信号生成回路から
   の制御信号によりデータの書込み読出しを行うメモリ素
   子と、前記メモリ制御信号生成回路から送出される制御
   信号が前記メモリ素子に対する書込み読出し指示である
   ことを検出する検出回路と、前記コマンドデコード回路
   の出力信号を前記検出回路が書込み読出し指示を検出す
   るタイミングまで遅らせ前記検出回路の出力と論理積を
   とり正常に前記メモリ素子に対し書込み読出しが行われ
   ているかを確認し異常があれば障害の報告を行う障害検
   出回路とを有することを特徴とする記憶装置の障害検出
   回路。