JP3324301B2 - Ｄｒａｍアクセス制御回路およびそれを用いた画像処理装置 - Google Patents
Ｄｒａｍアクセス制御回路およびそれを用いた画像処理装置Info
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- JP3324301B2 JP3324301B2 JP27481394A JP27481394A JP3324301B2 JP 3324301 B2 JP3324301 B2 JP 3324301B2 JP 27481394 A JP27481394 A JP 27481394A JP 27481394 A JP27481394 A JP 27481394A JP 3324301 B2 JP3324301 B2 JP 3324301B2
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックＲＡＭ
（以下、ＤＲＡＭと記載、Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のアクセス技術に係
り、特に、高速の画像処理に好敵なＤＲＡＭアクセス制
御回路およびそれを用いた画像処理装置に関するもので
ある。
（以下、ＤＲＡＭと記載、Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のアクセス技術に係
り、特に、高速の画像処理に好敵なＤＲＡＭアクセス制
御回路およびそれを用いた画像処理装置に関するもので
ある。
【０００２】
【従来の技術】ＤＲＡＭのアクセスを高速化する技術に
は、例えば、電子情報通信学会編「電子情報通信ハンド
ブック」（１９８８年、オーム社発行）の第８８９ペー
ジに記載のページモードによるものがある。このページ
モードでは、ローアドレス（Ｒｏｗ Ａｄｄｒｅｓｓ）
の入力により特定の行を選択し、その行の全メモリセル
とビット線群とを接続した後、ビット線群に連続してア
クセスすることにより、同一行のメモリセルに連続して
高速にアクセスすることができる。しかしこの技術で
は、同一ページ内のアクセスが連続する場合でも、リフ
レッシュサイクルが途中に入ると、リフレッシュ終了後
に再びローアドレスを指定し直さなければならない。そ
のため、そのサイクルは通常のアクセスサイクルと同じ
時間が必要になる。また、ページの変わり目では、アド
レスが確定後にＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）をインアクティブにし、ＲＡＳプリチャージ
時間を保持した後でメモリアクセスを開始しているの
で、通常のアクセスサイクルよりも時間がかかる。
は、例えば、電子情報通信学会編「電子情報通信ハンド
ブック」（１９８８年、オーム社発行）の第８８９ペー
ジに記載のページモードによるものがある。このページ
モードでは、ローアドレス（Ｒｏｗ Ａｄｄｒｅｓｓ）
の入力により特定の行を選択し、その行の全メモリセル
とビット線群とを接続した後、ビット線群に連続してア
クセスすることにより、同一行のメモリセルに連続して
高速にアクセスすることができる。しかしこの技術で
は、同一ページ内のアクセスが連続する場合でも、リフ
レッシュサイクルが途中に入ると、リフレッシュ終了後
に再びローアドレスを指定し直さなければならない。そ
のため、そのサイクルは通常のアクセスサイクルと同じ
時間が必要になる。また、ページの変わり目では、アド
レスが確定後にＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）をインアクティブにし、ＲＡＳプリチャージ
時間を保持した後でメモリアクセスを開始しているの
で、通常のアクセスサイクルよりも時間がかかる。
【０００３】このような問題に対処するための従来技術
として、特開昭６１−９９９９６号公報がある。この技
術においては、ローアドレスを比較して、不一致なら
ば、ローアドレスを再ストローブする構成とすることに
より、ページアクセスモードを達成する。すなわち、同
一のローアドレス（行アドレス）においてＲＡＳ信号を
アクティブにしたまま、コラムアドレス（Ｃｏｌｕｍｎ
Ａｄｄｒｅｓｓ、列アドレス）を切替ることで、アク
セスの高速化を図るものである。これは、ＣＰＵの命令
のその局所性を有効に利用したシステムで、１Ｍビット
のＤＲＡＭであれば、同一のローアドレスに対して１ｋ
ビットのランダムアクセスが高速で行なえるものであ
り、ＣＰＵの命令がその同一のローアドレス内にいる限
り、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏ
ｂｅ）を活性化することなくアクセスが可能である。
として、特開昭６１−９９９９６号公報がある。この技
術においては、ローアドレスを比較して、不一致なら
ば、ローアドレスを再ストローブする構成とすることに
より、ページアクセスモードを達成する。すなわち、同
一のローアドレス（行アドレス）においてＲＡＳ信号を
アクティブにしたまま、コラムアドレス（Ｃｏｌｕｍｎ
Ａｄｄｒｅｓｓ、列アドレス）を切替ることで、アク
セスの高速化を図るものである。これは、ＣＰＵの命令
のその局所性を有効に利用したシステムで、１Ｍビット
のＤＲＡＭであれば、同一のローアドレスに対して１ｋ
ビットのランダムアクセスが高速で行なえるものであ
り、ＣＰＵの命令がその同一のローアドレス内にいる限
り、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏ
ｂｅ）を活性化することなくアクセスが可能である。
【０００４】また、ディスク装置やＣＲＴ（Ｃａｔｈｏ
ｄｅ Ｒａｙ Ｔｕｂｅ、陰極線管）表示装置などの入
出力装置（以下、Ｉ／Ｏと記載）とＤＲＡＭとの間のデ
ータ転送を効率良く行なう従来の技術として、ダイレク
トメモリアクセス（以下、ＤＭＡと記載、Ｄｉｒｅｃｔ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）があり、例えば、高速
の画情報をシステムバス内に取り込む場合、インストラ
クション−オーバーヘッドを避けるために、このＤＭＡ
を使用する傾向が多い。近年の高速な複写機やファクシ
ミリなどのＩ／Ｏのデータ転送を考えると、数マイクロ
秒毎にＤＭＡを行なうシステムさえ存在する。しかし、
ページモードの場合、ＣＰＵの命令フェッチに確保され
たローアドレスが、ＤＭＡの転送の度に変化することに
なり、一度ローアドレスをラッチし直すサイクルが必要
になる（いわゆる、ページミスサイクル）。従って、数
マイクロ秒毎にこのページミスサイクルが起こり、シス
テムのスループットが著しく損なわれ、全体的なスルー
プットとしては、ページモードによるアクセスよりも、
通常のランダムなアクセスの方が優るという結果になる
場合がある。
ｄｅ Ｒａｙ Ｔｕｂｅ、陰極線管）表示装置などの入
出力装置（以下、Ｉ／Ｏと記載）とＤＲＡＭとの間のデ
ータ転送を効率良く行なう従来の技術として、ダイレク
トメモリアクセス（以下、ＤＭＡと記載、Ｄｉｒｅｃｔ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）があり、例えば、高速
の画情報をシステムバス内に取り込む場合、インストラ
クション−オーバーヘッドを避けるために、このＤＭＡ
を使用する傾向が多い。近年の高速な複写機やファクシ
ミリなどのＩ／Ｏのデータ転送を考えると、数マイクロ
秒毎にＤＭＡを行なうシステムさえ存在する。しかし、
ページモードの場合、ＣＰＵの命令フェッチに確保され
たローアドレスが、ＤＭＡの転送の度に変化することに
なり、一度ローアドレスをラッチし直すサイクルが必要
になる（いわゆる、ページミスサイクル）。従って、数
マイクロ秒毎にこのページミスサイクルが起こり、シス
テムのスループットが著しく損なわれ、全体的なスルー
プットとしては、ページモードによるアクセスよりも、
通常のランダムなアクセスの方が優るという結果になる
場合がある。
【０００５】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、ページモードでのＤＭＡ転送に
おいて、高速な画像処理時には、数マイクロ秒毎にペー
ジミスサイクルが起こってしまう点である。本発明の目
的は、これら従来技術の課題を解決し、高速な画像処理
における全体的なスループットを最大限に上げることを
可能とするＤＲＡＭアクセス制御回路およびそれを用い
た画像処理装置を提供することである。
点は、従来の技術では、ページモードでのＤＭＡ転送に
おいて、高速な画像処理時には、数マイクロ秒毎にペー
ジミスサイクルが起こってしまう点である。本発明の目
的は、これら従来技術の課題を解決し、高速な画像処理
における全体的なスループットを最大限に上げることを
可能とするＤＲＡＭアクセス制御回路およびそれを用い
た画像処理装置を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＤＲＡＭアクセス制御回路は、（１）ＤＭ
ＡによるページモードでのＤＲＡＭへのアクセス制御を
行なう回路であり、ＤＭＡによるＤＲＡＭ２へのアクセ
ス制御を検知して、ページモードでのＤＲＡＭへのアク
セス制御を、ランダムアクセスモードでのアクセス制御
に切り替えるＲＡＳ／ＣＡＳコントローラ８を有し、ア
イドル状態ではページモードを利用し、ＤＭＡが起動す
るとランダムアクセスモードに切り替え、このＤＭＡが
終了すると再びページモードに戻すＤＲＡＭアクセス制
御回路において、ＤＭＡによる単位時間あたりのＣＰＵ
１に対するホールドの回数を測定するリクエストカウン
タ７を設け、ＲＡＳ／ＣＡＳコントローラ８は、ホール
ド回数の測定値が所定の閾値を超えるか否かに基づき、
ページモードからランダムアクセスモードへの切替を行
なうか否かを選択することを特徴とする。また、（２）
上記（１）に記載のＤＲＡＭアクセス制御回路におい
て、ＲＡＳ／ＣＡＳコントローラ８は、ＤＭＡの各チャ
ネルを識別する手段（チャネル識別部８ａ）を具備し、
ページモードからランダムアクセスモードへの切替を行
なうか否かを、ＤＭＡのチャネル別に選択することを特
徴とする。また、本発明の画像処理装置は、画像データ
の読み取り、および、印字出力をＤＭＡにより行なう画
像処理装置であって、上記（１）もしくは（２）のいず
れかに記載のＤＲＡＭアクセス制御回路を設け、ＣＰＵ
１とＤＲＡＭ２間のデータ転送をページモードで行な
い、読み取った画像データのＤＲＡＭ２への転送、およ
び、印字出力する画像データのＤＲＡＭ２からの転送
を、ＤＭＡによるランダムアクセスモードで行なうこと
を特徴とする。
め、本発明のＤＲＡＭアクセス制御回路は、（１）ＤＭ
ＡによるページモードでのＤＲＡＭへのアクセス制御を
行なう回路であり、ＤＭＡによるＤＲＡＭ２へのアクセ
ス制御を検知して、ページモードでのＤＲＡＭへのアク
セス制御を、ランダムアクセスモードでのアクセス制御
に切り替えるＲＡＳ／ＣＡＳコントローラ８を有し、ア
イドル状態ではページモードを利用し、ＤＭＡが起動す
るとランダムアクセスモードに切り替え、このＤＭＡが
終了すると再びページモードに戻すＤＲＡＭアクセス制
御回路において、ＤＭＡによる単位時間あたりのＣＰＵ
１に対するホールドの回数を測定するリクエストカウン
タ７を設け、ＲＡＳ／ＣＡＳコントローラ８は、ホール
ド回数の測定値が所定の閾値を超えるか否かに基づき、
ページモードからランダムアクセスモードへの切替を行
なうか否かを選択することを特徴とする。また、（２）
上記（１）に記載のＤＲＡＭアクセス制御回路におい
て、ＲＡＳ／ＣＡＳコントローラ８は、ＤＭＡの各チャ
ネルを識別する手段（チャネル識別部８ａ）を具備し、
ページモードからランダムアクセスモードへの切替を行
なうか否かを、ＤＭＡのチャネル別に選択することを特
徴とする。また、本発明の画像処理装置は、画像データ
の読み取り、および、印字出力をＤＭＡにより行なう画
像処理装置であって、上記（１）もしくは（２）のいず
れかに記載のＤＲＡＭアクセス制御回路を設け、ＣＰＵ
１とＤＲＡＭ２間のデータ転送をページモードで行な
い、読み取った画像データのＤＲＡＭ２への転送、およ
び、印字出力する画像データのＤＲＡＭ２からの転送
を、ＤＭＡによるランダムアクセスモードで行なうこと
を特徴とする。
【０００７】
【作用】本発明においては、アイドル状態ではＤＲＡＭ
の高速ページモードを利用するが、ＤＭＡ転送の突入を
契機にＤＲＡＭのアクセスモードをページモードからラ
ンダムアクセスモードに切り替え、また、ＤＭＡの終了
（ターミナルカウント）時に再びページモードに戻す。
このことにより、ページモードでのＤＭＡ転送におい
て、高速な画像処理時に数マイクロ秒毎に発生していた
ページミスサイクルを回避することができる。その結
果、ＤＭＡによるＤＲＡＭの高速アクセスを効果的に行
なうことができ、全体的なスループットを上げることが
できる。また、本発明においては、ＤＭＡのページモー
ドからランダムアクセスモードへの切替を行なうか否か
を、ＤＭＡのチャネル毎に選択可能とすることにより、
スループットの向上を図ることができる。すなわち、例
えば高速な複写機やファクシミリにおいては、ＤＭＡが
発生するのは、スキャナもしくはプリンタが起動された
ときに限られ、通常は、ＤＭＡが発生しない場合もあ
る。また、通信のＤＭＡ（多くの場合、モデムへのＤＭ
Ａであるが、）は、数百マイクロ秒毎にしか発生せず、
この場合は、ページミスが起きても転送処理全体への影
響は小さいと判断できる。従って、この状態は、ＤＭＡ
のチャネルに依存するものであると判断できる。そこ
で、ＤＭＡの発生しない状況ではページモードにし、Ｄ
ＭＡの頻繁に発生する状況でランダムアクセスモードに
し、また、ＤＭＡの間隔が比較的大きい場合、ページミ
スをおかしながらもページモードでアクセスさせる。ま
た、本発明においては、単位時間あたりのＣＰＵに対す
るホールドの回数を観測し、その測定値が、所定の閾値
を超えるか否かで、ＤＲＡＭのランダムアクセスモード
とページモードとの切替を制御する。すなわち、ＤＭＡ
の頻度を計測し、単位時間当たりの頻度の高いＤＭＡに
関しては、ランダムアクセスモードにし、頻度の低いＤ
ＭＡに関しては、ページモードをセットして、適応的に
ＤＲＡＭのアクセスモードを選択する。また、本発明に
おいては、ＤＲＡＭのアクセスモードを、高速の画像の
入出力に伴うＤＭＡに適応した設定を行なうことがで
き、画像処理装置の性能が向上する。
の高速ページモードを利用するが、ＤＭＡ転送の突入を
契機にＤＲＡＭのアクセスモードをページモードからラ
ンダムアクセスモードに切り替え、また、ＤＭＡの終了
（ターミナルカウント）時に再びページモードに戻す。
このことにより、ページモードでのＤＭＡ転送におい
て、高速な画像処理時に数マイクロ秒毎に発生していた
ページミスサイクルを回避することができる。その結
果、ＤＭＡによるＤＲＡＭの高速アクセスを効果的に行
なうことができ、全体的なスループットを上げることが
できる。また、本発明においては、ＤＭＡのページモー
ドからランダムアクセスモードへの切替を行なうか否か
を、ＤＭＡのチャネル毎に選択可能とすることにより、
スループットの向上を図ることができる。すなわち、例
えば高速な複写機やファクシミリにおいては、ＤＭＡが
発生するのは、スキャナもしくはプリンタが起動された
ときに限られ、通常は、ＤＭＡが発生しない場合もあ
る。また、通信のＤＭＡ（多くの場合、モデムへのＤＭ
Ａであるが、）は、数百マイクロ秒毎にしか発生せず、
この場合は、ページミスが起きても転送処理全体への影
響は小さいと判断できる。従って、この状態は、ＤＭＡ
のチャネルに依存するものであると判断できる。そこ
で、ＤＭＡの発生しない状況ではページモードにし、Ｄ
ＭＡの頻繁に発生する状況でランダムアクセスモードに
し、また、ＤＭＡの間隔が比較的大きい場合、ページミ
スをおかしながらもページモードでアクセスさせる。ま
た、本発明においては、単位時間あたりのＣＰＵに対す
るホールドの回数を観測し、その測定値が、所定の閾値
を超えるか否かで、ＤＲＡＭのランダムアクセスモード
とページモードとの切替を制御する。すなわち、ＤＭＡ
の頻度を計測し、単位時間当たりの頻度の高いＤＭＡに
関しては、ランダムアクセスモードにし、頻度の低いＤ
ＭＡに関しては、ページモードをセットして、適応的に
ＤＲＡＭのアクセスモードを選択する。また、本発明に
おいては、ＤＲＡＭのアクセスモードを、高速の画像の
入出力に伴うＤＭＡに適応した設定を行なうことがで
き、画像処理装置の性能が向上する。
【０００８】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明のＤＲＡＭアクセス制御回路
の本発明に係る構成の一実施例を示すブロック図であ
る。本例は、ＤＲＡＭアクセス制御回路を、スキャナお
よびプリンタを具備した画像処理装置に設けたものであ
り、本図１において、１はＣＰＵ、２はＤＲＡＭ、３は
ＣＰＵ１がバスの制御を放棄したときにアドレスおよび
制御信号（リード／ライト）を制御するＤＭＡコントロ
ーラ（以下、ＤＭＡＣと記載）、４はＣＰＵ１およびＤ
ＭＡＣ３が生成するリニアアドレスをローアドレス（Ｒ
ｏｗ Ａｄｄｒｅｓｓ）とコラムアドレス（Ｃｏｌｕｍ
ｎ Ａｄｄｒｅｓｓ）に変換するＤＲＡＭコントローラ
（以下、ＤＲＡＭＣと記載）、５は高速ページモード使
用時のアドレスがページ内か否かを判定するためのロー
アドレス比較器（図中、比較器と記載）、６はＤＲＡＭ
２の定期リフレッシュを促すためのリフレッシュカウン
タ、７はＤＭＡの単位時間あたりの回数を計測する本発
明に係るリクエストカウンタ、８は本発明に係るＤＭＡ
転送時にページモードとランダムアクセスモードとの切
り替え制御を行なうＲＡＳ／ＣＡＳコントロール回路、
９はローアドレスとコラムアドレスからＤＲＡＭのアク
セス先アドレスを生成するマルチプレクサ、１０はロー
アドレスを保持するフリップフロップ（図中、ＦＦと記
載）である。
説明する。図１は、本発明のＤＲＡＭアクセス制御回路
の本発明に係る構成の一実施例を示すブロック図であ
る。本例は、ＤＲＡＭアクセス制御回路を、スキャナお
よびプリンタを具備した画像処理装置に設けたものであ
り、本図１において、１はＣＰＵ、２はＤＲＡＭ、３は
ＣＰＵ１がバスの制御を放棄したときにアドレスおよび
制御信号（リード／ライト）を制御するＤＭＡコントロ
ーラ（以下、ＤＭＡＣと記載）、４はＣＰＵ１およびＤ
ＭＡＣ３が生成するリニアアドレスをローアドレス（Ｒ
ｏｗ Ａｄｄｒｅｓｓ）とコラムアドレス（Ｃｏｌｕｍ
ｎ Ａｄｄｒｅｓｓ）に変換するＤＲＡＭコントローラ
（以下、ＤＲＡＭＣと記載）、５は高速ページモード使
用時のアドレスがページ内か否かを判定するためのロー
アドレス比較器（図中、比較器と記載）、６はＤＲＡＭ
２の定期リフレッシュを促すためのリフレッシュカウン
タ、７はＤＭＡの単位時間あたりの回数を計測する本発
明に係るリクエストカウンタ、８は本発明に係るＤＭＡ
転送時にページモードとランダムアクセスモードとの切
り替え制御を行なうＲＡＳ／ＣＡＳコントロール回路、
９はローアドレスとコラムアドレスからＤＲＡＭのアク
セス先アドレスを生成するマルチプレクサ、１０はロー
アドレスを保持するフリップフロップ（図中、ＦＦと記
載）である。
【０００９】ＣＰＵ１は、ＤＲＡＭ２上のインストラク
ション（命令）で走行しており、リード／ライト（Ｒ／
Ｗ）やメモリ、Ｉ／Ｏなどの制御線を生成し、また、バ
ス制御権要求信号（ＨＲＱ）、バス制御権許可信号（Ｈ
ＡＫ）でシステムバスを制御する。通常、ＣＰＵ１は、
ＤＲＡＭ２上のインストラクションを、フェッチと実行
のサイクルを繰り返して走行している。この時、ページ
モードを備えているＤＲＡＭ２は、ページモードサイク
ルで走行する。システムバス上のリニアなアドレスは、
ＤＲＡＭＣ４でローアドレスとコラムアドレスに分離さ
れ、ローアドレスは、フリップフロップ１０に保持され
た前サイクルのローアドレスと比較される。この比較
で、前サイクルのローアドレスと今回分離されたローア
ドレスが不一致であれば、一度ローアドレスを更新して
からコラムアドレスを活性化する。また、一致していれ
ば、ローアドレスは更新されない。この時のＲＡＳ／Ｃ
ＡＳ／ＷＥ、および、マルチプレクサ９のアドレスの切
替は、ＲＡＳ／ＣＡＳコントロール回路８で行なわれ
る。
ション（命令）で走行しており、リード／ライト（Ｒ／
Ｗ）やメモリ、Ｉ／Ｏなどの制御線を生成し、また、バ
ス制御権要求信号（ＨＲＱ）、バス制御権許可信号（Ｈ
ＡＫ）でシステムバスを制御する。通常、ＣＰＵ１は、
ＤＲＡＭ２上のインストラクションを、フェッチと実行
のサイクルを繰り返して走行している。この時、ページ
モードを備えているＤＲＡＭ２は、ページモードサイク
ルで走行する。システムバス上のリニアなアドレスは、
ＤＲＡＭＣ４でローアドレスとコラムアドレスに分離さ
れ、ローアドレスは、フリップフロップ１０に保持され
た前サイクルのローアドレスと比較される。この比較
で、前サイクルのローアドレスと今回分離されたローア
ドレスが不一致であれば、一度ローアドレスを更新して
からコラムアドレスを活性化する。また、一致していれ
ば、ローアドレスは更新されない。この時のＲＡＳ／Ｃ
ＡＳ／ＷＥ、および、マルチプレクサ９のアドレスの切
替は、ＲＡＳ／ＣＡＳコントロール回路８で行なわれ
る。
【００１０】ＲＡＳ／ＣＡＳコントロール回路８は、リ
フレッシュカウンタ６とＣＰＵ１のステータスおよびＤ
ＭＡＣ３のステータスと、リクエストカウンタ７のステ
ータス、および、ローアドレス比較器５の出力を判断し
て、ＲＡＳ（ローアドレスストローブ）、ＣＡＳ（コラ
ムアドレスストローブ）、ＷＥ（ライトイネーブル）お
よびアドレスラインを切り替えるＳＥＬ信号を生成す
る、このＲＡＳ／ＣＡＳコントロール回路８からのＳＥ
Ｌ信号に基づき、マルチプレクサ９は、ローアドレスと
コラムアドレスからＤＲＡＭ２のアクセス先アドレスを
生成する。ここで、例えば、高速のＩ／ＯのようなＤＭ
Ａの起動がスタートすると、ＲＡＳ／ＣＡＳコントロー
ル回路８は、その始まりを、制御線（１）の各ｃｈ ａ
ｃｋにより検知して、アクセスモードをランダムアクセ
スモードに切り替える。そして、ＤＭＡの転送サイクル
の終了を示す制御線（２）のターミナルカウント（Ｔ
Ｃ）通知を検知すると、ＲＡＳ／ＣＡＳコントロール回
路８は、アクセスモードをページモードに切替る。
フレッシュカウンタ６とＣＰＵ１のステータスおよびＤ
ＭＡＣ３のステータスと、リクエストカウンタ７のステ
ータス、および、ローアドレス比較器５の出力を判断し
て、ＲＡＳ（ローアドレスストローブ）、ＣＡＳ（コラ
ムアドレスストローブ）、ＷＥ（ライトイネーブル）お
よびアドレスラインを切り替えるＳＥＬ信号を生成す
る、このＲＡＳ／ＣＡＳコントロール回路８からのＳＥ
Ｌ信号に基づき、マルチプレクサ９は、ローアドレスと
コラムアドレスからＤＲＡＭ２のアクセス先アドレスを
生成する。ここで、例えば、高速のＩ／ＯのようなＤＭ
Ａの起動がスタートすると、ＲＡＳ／ＣＡＳコントロー
ル回路８は、その始まりを、制御線（１）の各ｃｈ ａ
ｃｋにより検知して、アクセスモードをランダムアクセ
スモードに切り替える。そして、ＤＭＡの転送サイクル
の終了を示す制御線（２）のターミナルカウント（Ｔ
Ｃ）通知を検知すると、ＲＡＳ／ＣＡＳコントロール回
路８は、アクセスモードをページモードに切替る。
【００１１】尚、この場合、各チャネル毎に、この切替
をイネーブルにしたり、ディゼーブルにしたりすること
も、制御線（１）によって可能である。また、ＤＭＡの
頻度によっては、全て、発生を引きがねにしてページモ
ードからランダムモードにしたのでは、望ましくない場
合も存在する。すなわち、極めて低速でデータをやり取
りする場合、このＤＭＡの突入を契機にページモードを
脱出しても、逆に、システムのスループットの低下を引
き起こす。これを回避するために、さらに、リクエスト
カウンタ７により、単位時間あたりのＤＭＡの発生頻度
を計測し、この計測結果を制御線（３）によってＲＡＳ
／ＣＡＳコントロール回路８に通知し、ＲＡＳ／ＣＡＳ
コントロール回路８が、そのチャネルのＤＭＡ要求に対
して、ＤＲＡＭ２のモードを判断して、最適なＤＲＡＭ
２のアクセスモードを決定する。
をイネーブルにしたり、ディゼーブルにしたりすること
も、制御線（１）によって可能である。また、ＤＭＡの
頻度によっては、全て、発生を引きがねにしてページモ
ードからランダムモードにしたのでは、望ましくない場
合も存在する。すなわち、極めて低速でデータをやり取
りする場合、このＤＭＡの突入を契機にページモードを
脱出しても、逆に、システムのスループットの低下を引
き起こす。これを回避するために、さらに、リクエスト
カウンタ７により、単位時間あたりのＤＭＡの発生頻度
を計測し、この計測結果を制御線（３）によってＲＡＳ
／ＣＡＳコントロール回路８に通知し、ＲＡＳ／ＣＡＳ
コントロール回路８が、そのチャネルのＤＭＡ要求に対
して、ＤＲＡＭ２のモードを判断して、最適なＤＲＡＭ
２のアクセスモードを決定する。
【００１２】図２は、図１におけるＤＲＡＭアクセス制
御回路の本発明に係る動作の第１の具体例を示すフロー
チャートである。本実施例は、従来のＤＭＡ転送による
高速な画像データのおいて発生していたページミスサイ
クルを回避するためのものである。アイドル状態におい
てはＤＲＡＭはページモードであるが（ステップ２０
１）、ＤＭＡサイクルに突入すると（ステップ２０
２）、ランダムアクセスモードに切り替えてアドレスを
活性化する（ステップ２０３）。そして、ＤＭＡ転送が
終了すれば（ステップ２０４）、ステップ２０１に戻り
ページモードのアイドル状態となる。また、ステップ２
０２において、ＤＭＡ転送でなければ、ページモードで
アクセスを制御する。すなわち、変換したローアドレス
がページ内であれば（ステップ２０５）、そのままコラ
ムアドレスを活性化して（ステップ２０６）１ページ分
の転送を行なう。また、ステップ２０５において、変換
したローアドレスがページ外であれば、ローアドレスを
再活性化（ステップ２０７）した後に、コラムアドレス
を活性化して（ステップ２０５）、次ページの転送を行
なう。このように、ＤＭＡ転送の突入を契機に、アイド
ル状態でのＤＲＡＭのアクセスモードをランダムアクセ
スモードに切り替えることにより、ページミスサイクル
を回避できる。
御回路の本発明に係る動作の第１の具体例を示すフロー
チャートである。本実施例は、従来のＤＭＡ転送による
高速な画像データのおいて発生していたページミスサイ
クルを回避するためのものである。アイドル状態におい
てはＤＲＡＭはページモードであるが（ステップ２０
１）、ＤＭＡサイクルに突入すると（ステップ２０
２）、ランダムアクセスモードに切り替えてアドレスを
活性化する（ステップ２０３）。そして、ＤＭＡ転送が
終了すれば（ステップ２０４）、ステップ２０１に戻り
ページモードのアイドル状態となる。また、ステップ２
０２において、ＤＭＡ転送でなければ、ページモードで
アクセスを制御する。すなわち、変換したローアドレス
がページ内であれば（ステップ２０５）、そのままコラ
ムアドレスを活性化して（ステップ２０６）１ページ分
の転送を行なう。また、ステップ２０５において、変換
したローアドレスがページ外であれば、ローアドレスを
再活性化（ステップ２０７）した後に、コラムアドレス
を活性化して（ステップ２０５）、次ページの転送を行
なう。このように、ＤＭＡ転送の突入を契機に、アイド
ル状態でのＤＲＡＭのアクセスモードをランダムアクセ
スモードに切り替えることにより、ページミスサイクル
を回避できる。
【００１３】図３は、図１におけるＤＲＡＭアクセス制
御回路の本発明に係る動作の第２の具体例を示すフロー
チャートである。本実施例は、ＤＭＡ転送時におけるア
クセスモードのページモードからランダムアクセスモー
ドへの切替を行なうか否かを、ＤＭＡのチャネル毎に選
択可能とすることにより、スループットの向上を図るも
のである。尚、本図において、ステップ２０１〜ステッ
プ２０７は図２における処理と同じであり、ここでは詳
細は省略する。ステップ２０２においてＤＭＡサイクル
に突入すると、このチャネルがアクセスモードの切り替
え対象のチャネルか否かを判定する（ステップ３０
１）。切り替え対象のチャネルであれば、ランダムアク
セスモードに切り替えてアドレスを活性化し（ステップ
２０３）、ＤＭＡ転送終了後に（ステップ２０４）、ス
テップ２０１に戻る。また、切り替え対象のチャネルで
なければ、ステップ２０５以降のページモードでのアク
セス制御を行なう。このように、ＤＭＡのチャネル別に
アクセスモードの切替を制御し、例えば、通信における
モデムに対するＤＭＡのように、数百マイクロ秒毎にし
か発生せず、すなわち、ＤＭＡが頻繁に発生しない場合
には、ページミスが起きても転送処理全体への影響が小
さいので、ページミスをおかしながらもページモードで
アクセス制御を行なう。
御回路の本発明に係る動作の第２の具体例を示すフロー
チャートである。本実施例は、ＤＭＡ転送時におけるア
クセスモードのページモードからランダムアクセスモー
ドへの切替を行なうか否かを、ＤＭＡのチャネル毎に選
択可能とすることにより、スループットの向上を図るも
のである。尚、本図において、ステップ２０１〜ステッ
プ２０７は図２における処理と同じであり、ここでは詳
細は省略する。ステップ２０２においてＤＭＡサイクル
に突入すると、このチャネルがアクセスモードの切り替
え対象のチャネルか否かを判定する（ステップ３０
１）。切り替え対象のチャネルであれば、ランダムアク
セスモードに切り替えてアドレスを活性化し（ステップ
２０３）、ＤＭＡ転送終了後に（ステップ２０４）、ス
テップ２０１に戻る。また、切り替え対象のチャネルで
なければ、ステップ２０５以降のページモードでのアク
セス制御を行なう。このように、ＤＭＡのチャネル別に
アクセスモードの切替を制御し、例えば、通信における
モデムに対するＤＭＡのように、数百マイクロ秒毎にし
か発生せず、すなわち、ＤＭＡが頻繁に発生しない場合
には、ページミスが起きても転送処理全体への影響が小
さいので、ページミスをおかしながらもページモードで
アクセス制御を行なう。
【００１４】図４は、図１におけるＤＲＡＭアクセス制
御回路の本発明に係る動作の第３の具体例を示すフロー
チャートである。本実施例は、ＤＭＡ転送時におけるア
クセスモードのページモードからランダムアクセスモー
ドへの切替を行なうか否かを、ＤＭＡの頻度に基づき選
択可能とすることにより、スループットの向上を図るも
のである。尚、本図において、ステップ２０１〜ステッ
プ２０７は図２における処理と同じであり、ここでは詳
細は省略する。ステップ２０２においてＤＭＡサイクル
に突入すると、単位時間あたりのＣＰＵに対するホール
ドの回数を観測し、その測定値が、所定の閾値を超える
か否かを判定する（ステップ４０１）。ここでは、Ｖｔ
ｈ＝１０6回／秒を閾値とし、この閾値を超えると、図
１における制御線（３）がアクティブになる。単位時間
あたりのＣＰＵに対するホールド回数が、閾値（＝１０
6回／秒）を超えると、ランダムアクセスモードに切り
替えてアドレスを活性化し（ステップ２０３）、ＤＭＡ
転送終了後に（ステップ２０４）、ステップ２０１に戻
る。また、閾値（＝１０6回／秒）を超えていなけれ
ば、ステップ２０５以降のページモードでのアクセス制
御を行なう。このように、ＤＭＡの頻度を計測し、単位
時間当たりの頻度の高いＤＭＡに関しては、ランダムア
クセスモードにし、頻度の低いＤＭＡに関しては、ペー
ジモードをセットして、適応的にＤＲＡＭのアクセスモ
ードを選択する。
御回路の本発明に係る動作の第３の具体例を示すフロー
チャートである。本実施例は、ＤＭＡ転送時におけるア
クセスモードのページモードからランダムアクセスモー
ドへの切替を行なうか否かを、ＤＭＡの頻度に基づき選
択可能とすることにより、スループットの向上を図るも
のである。尚、本図において、ステップ２０１〜ステッ
プ２０７は図２における処理と同じであり、ここでは詳
細は省略する。ステップ２０２においてＤＭＡサイクル
に突入すると、単位時間あたりのＣＰＵに対するホール
ドの回数を観測し、その測定値が、所定の閾値を超える
か否かを判定する（ステップ４０１）。ここでは、Ｖｔ
ｈ＝１０6回／秒を閾値とし、この閾値を超えると、図
１における制御線（３）がアクティブになる。単位時間
あたりのＣＰＵに対するホールド回数が、閾値（＝１０
6回／秒）を超えると、ランダムアクセスモードに切り
替えてアドレスを活性化し（ステップ２０３）、ＤＭＡ
転送終了後に（ステップ２０４）、ステップ２０１に戻
る。また、閾値（＝１０6回／秒）を超えていなけれ
ば、ステップ２０５以降のページモードでのアクセス制
御を行なう。このように、ＤＭＡの頻度を計測し、単位
時間当たりの頻度の高いＤＭＡに関しては、ランダムア
クセスモードにし、頻度の低いＤＭＡに関しては、ペー
ジモードをセットして、適応的にＤＲＡＭのアクセスモ
ードを選択する。
【００１５】以上、図１〜図４を用いて説明したよう
に、本実施例のＤＲＡＭアクセス制御回路では、高速の
ＤＭＡ転送を行なう場合、そのＤＭＡ転送の突入を契機
にＤＲＡＭのアクセスモードをページモードからランダ
ムアクセスモードに切り替え、ＤＭＡの終了（ターミナ
ルカウント）を持って再びペーモードに切り替えること
で、効果的にＤＲＡＭの高速アクセスを行ない、システ
ムのスループットを上げることができる。また、各チャ
ネル毎に、ＤＭＡ転送時のアクセスモードの切り替えの
禁止／許可を制御することで、各ＤＭＡチャネルの特性
に応じて、効果的なＤＲＡＭのアクセスを行なうことが
できる。さらに、ＤＭＡの頻度を計測し、単位時間当た
りの頻度の高いＤＭＡに関しては、ランダムアクセスモ
ードにし、頻度の低いＤＭＡに関しては、ページアクセ
スモードとすることで、適応的にＤＲＡＭのアクセスモ
ードを選択することができる。そして、このようなＤＲ
ＡＭのアクセスモードを、高速の画像の入出力に伴うＤ
ＭＡに適応した設定を行なうことにより、画像処理装置
の性能を向上させることができる。尚、本発明は、図１
〜図４を用いて説明した実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
ある。
に、本実施例のＤＲＡＭアクセス制御回路では、高速の
ＤＭＡ転送を行なう場合、そのＤＭＡ転送の突入を契機
にＤＲＡＭのアクセスモードをページモードからランダ
ムアクセスモードに切り替え、ＤＭＡの終了（ターミナ
ルカウント）を持って再びペーモードに切り替えること
で、効果的にＤＲＡＭの高速アクセスを行ない、システ
ムのスループットを上げることができる。また、各チャ
ネル毎に、ＤＭＡ転送時のアクセスモードの切り替えの
禁止／許可を制御することで、各ＤＭＡチャネルの特性
に応じて、効果的なＤＲＡＭのアクセスを行なうことが
できる。さらに、ＤＭＡの頻度を計測し、単位時間当た
りの頻度の高いＤＭＡに関しては、ランダムアクセスモ
ードにし、頻度の低いＤＭＡに関しては、ページアクセ
スモードとすることで、適応的にＤＲＡＭのアクセスモ
ードを選択することができる。そして、このようなＤＲ
ＡＭのアクセスモードを、高速の画像の入出力に伴うＤ
ＭＡに適応した設定を行なうことにより、画像処理装置
の性能を向上させることができる。尚、本発明は、図１
〜図４を用いて説明した実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
ある。
【００１６】
【発明の効果】本発明によれば、ＤＭＡ転送におけるペ
ージモードを適応的に使いわけることができ、高速な画
像処理時において発生していた数マイクロ秒毎のページ
ミスサイクルを回避でき、全体的なスループットを最大
限に上げることが可能である。
ージモードを適応的に使いわけることができ、高速な画
像処理時において発生していた数マイクロ秒毎のページ
ミスサイクルを回避でき、全体的なスループットを最大
限に上げることが可能である。
【図１】本発明のＤＲＡＭアクセス制御回路の本発明に
係る構成の一実施例を示すブロック図である。
係る構成の一実施例を示すブロック図である。
【図２】図１におけるＤＲＡＭアクセス制御回路の本発
明に係る動作の第１の具体例を示すフローチャートであ
る。
明に係る動作の第１の具体例を示すフローチャートであ
る。
【図３】図１におけるＤＲＡＭアクセス制御回路の本発
明に係る動作の第２の具体例を示すフローチャートであ
る。
明に係る動作の第２の具体例を示すフローチャートであ
る。
【図４】図１におけるＤＲＡＭアクセス制御回路の本発
明に係る動作の第３の具体例を示すフローチャートであ
る。
明に係る動作の第３の具体例を示すフローチャートであ
る。
１ ＣＰＵ ２ ＤＲＡＭ ３ ＤＭＡコントローラ ４ ＤＲＡＭコントローラ ５ ローアドレス比較器 ６ リフレッシュカウンタ ７ リクエストカウンタ ８ ＲＡＳ／ＣＡＳコントロール回路 ９ マルチプレクサ １０ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 13/28
Claims (3)
- 【請求項１】 ＤＭＡによるページモードでのＤＲＡＭ
へのアクセス制御を行なう回路であり、上記ＤＭＡによ
るＤＲＡＭへのアクセス制御を検知して、上記ページモ
ードでの上記ＤＲＡＭへのアクセス制御を、ランダムア
クセスモードでのアクセス制御に切り替えるコントロー
ル手段を有し、アイドル状態では上記ページモードを利
用し、上記ＤＭＡが起動するとランダムアクセスモード
に切り替え、該ＤＭＡが終了すると再び上記ページモー
ドに戻すＤＲＡＭアクセス制御回路において、 上記ＤＭＡによる単位時間あたりのＣＰＵに対するホー
ルドの回数を測定する手段を設け、上記コントロール手
段は、上記ホールド回数の測定値が所定の閾値を超える
か否かに基づき、上記ページモードからランダムアクセ
スモードへの切替を行なうか否かを選択する ことを特徴
とするＤＲＡＭアクセス制御回路。 - 【請求項２】 請求項１に記載のＤＲＡＭアクセス制御
回路において、上記コントロール手段は、上記ＤＭＡの
各チャネルを識別する手段を具備し、上記ページモード
からランダムアクセスモードへの切替を行なうか否か
を、上記ＤＭＡのチャネル別に選択することを特徴とす
るＤＲＡＭアクセス制御回路。 - 【請求項３】 画像データの読み取り、および、印字出
力をＤＭＡにより行なう画像処理装置であって、請求項
１もしくは請求項２のいずれかに記載のＤＲＡＭアクセ
ス制御回路を設け、ＣＰＵと上記ＤＲＡＭ間のデータ転
送をページモードで行ない、上記読み取った画像データ
のＤＲＡＭへの転送、および、上記印字出力する画像デ
ータの上記ＤＲＡＭからの転送を、上記ＤＭＡによるラ
ンダムアクセスモードで行なうことを特徴とする画像処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27481394A JP3324301B2 (ja) | 1994-11-09 | 1994-11-09 | Ｄｒａｍアクセス制御回路およびそれを用いた画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27481394A JP3324301B2 (ja) | 1994-11-09 | 1994-11-09 | Ｄｒａｍアクセス制御回路およびそれを用いた画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08137745A JPH08137745A (ja) | 1996-05-31 |
| JP3324301B2 true JP3324301B2 (ja) | 2002-09-17 |
Family
ID=17546928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27481394A Expired - Fee Related JP3324301B2 (ja) | 1994-11-09 | 1994-11-09 | Ｄｒａｍアクセス制御回路およびそれを用いた画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3324301B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006004166A1 (en) * | 2004-07-02 | 2006-01-12 | Ssd Company Limited | Data processing unit and compatible processor |
-
1994
- 1994-11-09 JP JP27481394A patent/JP3324301B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08137745A (ja) | 1996-05-31 |
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