JPS6349258B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は、仮想記憶方式における計算機におい
て論理アドレスを実アドレスに変換を行う際の変
換動作を高速に実行するためにTLB
（TRANSLATI ON LOOKASIDE BUFFER）
を使用する場合のTLBの無効化を高速に行うバ
ツフア無効化方式に関するものである。

(2) 従来技術 仮想記憶方式を採用した電子計算機においては
主記憶などのメモリをアクセスするために論理ア
ドレスを実アドレスに変換する必要がある。

このアドレス変換を高速に実行するために
TLBというバツフアを使用している。

第１図に一般的なダイレクトマツピング方式の
TLBバツフアの構成を示す。

ダイレクトマツピング方式とは、一つの仮想空
間における論理アドレスの値とTLBのアドレス
が１対１に対応するように設けられているもので
ある。

即ち、仮想アドレス空間が16MBで、ページサ
イズが512Bとすると、１空間当たり2048個のエ
ントリが必要であり、TLBのエントリー数（ア
ドレスの数と一致した値）を2048個とすると、
TLBには１つの空間がマツピング出来るように
構成することが出来、この結果TLBの一つのエ
ントリーは、16個の仮想アドレスで共有すること
が出来るようになる。このようにすると、論理ア
ドレスとTLBのアドレスが１対１に対応できる
のでこれをダイレクトマツピングと呼んでいる。

このようにしてTLBのエントリー数を決定し
ておき、TLB内のデータの構成を以下の通りに
構成する。

即ち図に示すように、格納データの有効／無効
を示すためのインバリツトビツト１と、論理アド
レスのアドレス空間（例えば上記した16個の共有
されたアドレス空間のうちどの空間のアドレスか
を示す。）を示すロジカル部２と、実際に主記憶
をアクセスするために必要な実ページアドレス３
が格納されている。

このようなTLBアドレスを検索の概念を第２
図を使用して説明する。

１１，１２は論理ページアドレスの例を示すも
のであり、 それぞれのＨ１，Ｈ２の部分は、空間を示すロ
ジカル部のアドレスで、残りのアドレスがTLB
のアドレスとして使用される。

このように論理ページアドレスの下位の複数ビ
ツトを使用してTLBを検索する。

従つて、論理アドレスをTLBのアドレスとし
検索することによつて、上記図示１〜３のデータ
を読出し、自己の論理空間に対する実ページアド
レスかをロジカル部２を比較チエツクすることに
より判定し、自己のものであればその実ページア
ドレス３を使用することになる。

このようにして、TLBをテーブル形式で検索
することにより高速にアドレス変換を可能として
いる。

しかしながら、上述したように全ての空間の論
理アドレスと実アドレスとの関係を格納しておく
ことは物理的に不可能であるので、その一部のみ
がTLB上に格納されている訳であるが、計算機
の処理内容の変更等によつて処理空間が変化した
場合には、このTLBの内容を無効化する必要が
ある。

第３図は従来のTLBのバツフア無効化の方式
を説明するための図である。

図において、１１，１２は、バツフア無効化す
る範囲を指定するための論理アドレスが設定され
るレジスタ、 １５は、レジスタ１１と１２の全データの一致
の有無を判定するための比較器、１６は比較器１
５により不一致出力が出された時レジスタ１１の
データを下位より１ビツトずつインクリメントす
るための手段、 １７は、レジスタ１１に格納された無効化すべ
き空間を示すロジカル部と、TLBのアドレス指
定されたエントリーより読み出されたロジカル部
とを比較する比較器、 １４は、TLB上のエントリを無効化するため
のデータを予め固定的に格納したレジスタ、 １３は比較器１７からの一致出力によりレジス
タ１４に格納されたデータをTLBの当該エント
リに書き込むための制御部をそれぞれ示す。

図に示すように、TLBのバツフアの無効化に
当たつては、無効化するための範囲が指定され、
それぞれレジスタ１１および１２に格納される。

このレジスタ１１，１２に格納されるデータ
は、上位桁部分がロジカル部で、論理アドレス空
間を示し、下位桁が、TLBのアドレスに対応す
る。

即ち、ダイレクトマツピング方式の場合には例
えば論理空間が１６で、TLB内のエントリー数
および１空間内の論理アドレスが採る数が2048の
場合には、上位のアドレス部（４ビツト）が論理
アドレス空間を示すロジカル部でこの場合は０〜
15（16の論理アドレス空間）の値を採り、下位の
アドレス（11ビツト）は論理ページアドレスで、
０〜2047の値を採る。

このような値がセツトされると、１１にセツト
された上位および下位のすべてのアドレスがレジ
スタ１２にセツトされた値と一致するまでの間比
較器１５および＋１インクリメント手段１６によ
りインクリメントが行われる。

この間、比較器１７および制御部１３は、比較
器１７からの一致出力が得られた場合、その
TLBのエントリを無効化する処理を行う。

このように構成することにより、レジスタ１１
および１２によつて与えられた論理ページアドレ
スの範囲のTLBの内容を無効化することが出来
る。

(3) 発明が解決しようとする問題点 このように、従来のバツフア無効化方式におい
ては、複数の論理アドレス空間に渡つて無効化し
ようとする場合、即ち第３図における、レジスタ
１１および１２にセツトされた論理アドレス空間
を示すロジカル部の値が異なると、TLBの全ア
ドレスに対するアクセスが一回では済まず、レジ
スタ１１と１２のロジカル部の値の相違の数分の
TLBの全アドレスに対するアクセスが必要とな
る。

例えば、レジスタ１１のロジカル部が論理空間
１を示し、レジスタ１２のロジカル部の論理空間
が４を示している場合、４×2048回（8192回）の
TLBのアクセスが必要となる。

このように従来のバツフア無効化方式において
は、各空間毎に無効化するため、無効化処理が非
常に時間がかかるという欠点があつた。

(4) 問題点を解決するための手段 本発明は上記欠点を解決し、一度のTLBの検
索によりバツフアの無効化を行うように構成する
ことを目的とし、この目的は、ダイレクトマツピ
ング方式の論理ページアドレスを実ページアドレ
スに変換するTLBのバツフア無効化方式であつ
て、２つの論理ページアドレスによつて指定され
た範囲のTLBのエントリを無効化するに当たり、
前記TLBのアドレスを前記２つのページアドレ
スによつて指定される範囲とそれ以外の３つの領
域に分割して指定する手段と、該分割された各部
分において、前記論理ページアドレスにより指定
された無効化すべき仮想空間を決定する手段とを
備え、前記指定手段により指定された、各範囲毎
に前記TLBのアドレスを検索し、該検索した結
果、前記決定手段により決定された仮想空間に係
るTLBエントリであつた場合、当該エントリを
無効化するするように構成した事を特徴とするバ
ツフアの無効化方式により達成される。

(5) 発明の実施例 第４図は、本発明のバツフア無効化の考え方を
示すTLBの分割概念を説明するための図である。

図において、７１は無効化指定されたTLB先
頭アドレス(C)、７２は無効化指定されたTLB最
終アドレス(D)に＋１したアドレスを示す。

この場合のロジカル部（論理空間）の値は図の
通り分解して考えることが出来る。

TLBのアドレス零より７１−１まで、７１〜
７２−１の迄の間、および７２のアドレスから
TLB最終のアドレスまでの３つに分類すること
が出来る。

そして無効化指定されたロジカル値がそれぞれ
Ａ、Ｂとすると、それそれのTLB上のアドレス
範囲において、無効化すべきロジカル値が図に示
す範囲となる。

即ち、 (1) TLBアドレス０〜（Ｃ−１）まで、（Ｃ＝
71） Ａ＜ロジカル部≦Ｂ (2) TLBアドレス(C)〜Ｄまで、（Ｄ＝72−１） Ａ≦ロジカル部≦Ｂ (3) TLBアドレス（D1）〜最終まで Ａ≦ロジカル部＜Ｂ が無効の対象となるロジカル部の値である。

従つて、無効化すべくTLBアドレスアクセス
する場合に、アドレス位置によつて無効化すべき
ロジカル部の値に範囲を持たせて無効化すれば、
TLB全アドレスに対して一度のアクセスで必要
なTLBエントリの無効化が行うことが出来る。

第５図は、本発明のバツフア無効化方式の一実
施例を説明する図である。

図において、２０，２１は、バツフアの無効化
すべき範囲を示す論理ページアドレスがセツトさ
れるレジスタ、 ２２は、レジスタ２０，２１にセツトされたロ
ジカル値を比較し、Ａ＝Ｂ、Ａ＋１＝ＢおよびＡ
＋１＜Ｂの何れに該当するかを出力するための比
較器、 ３３は、レジスタ２０，２１にセツトされた
TLBをアクセスするためのアドレス部分の値Ｃ、
Ｄを比較し、比較した結果、Ｃ＝Ｄ＋１、Ｃ＜Ｄ
＋１の何れかに該当するかを出力するための比較
器、 ２４は、比較器２２，３３、およびレジスタ２
０，２１の値Ａ、Ｂ、Ｃ、Ｄ、および後述するカ
ウンタ２８のカウント終了信号が入力され、 実際にTLBをアクセスするためのアドレスお
よびTLB内のロジカル分Ｈと比較するための信
号を後述するレジスタ２５，２６，２７にセツト
および指示するための論理回路、 ２５，２６は、TLBのロジカル部Ｈと比較す
べきデータがセツトされるレジスタ、 ２７は、TLBをアクセスするためのアドレス
がセツトされるレジスタ、 ２８はレジスタ２７のアドレスをインクリメン
トするための値がセツトされ、レジスタ２７の値
がインクリメントされるとカウンタ値がデクリメ
ントされ、カウンタ値が零になつた所で、CEND
（カウント終了信号）が論理回路２４に入力して
次のカウント値のセツトを受けるカウンタ、 ２９，３０は、レジスタ２５，２６にセツトさ
れた値Ｅ、Ｆと、TLBより読出されたロジカル
部Ｈの値を比較し、Ｅ≦Ｈ、Ｆ＞Ｈの場合に出力
信号する比較器、 ３１は、前記比較器２９，３０の比較器出力の
論理積（AND）が入力された時に、前記TLBを
無効化するための制御回路、 ３２は、TLBを無効化するためのデータがセ
ツトされたレジスタをそれぞれ示す。

尚、論理回路２４の詳細については後述する。

次に無効化指示の例を使用しながら、第５図の
動作を説明する。

(1) レジスタ２０，２１における無効化範囲の指
定においてロジカル部（論理空間）が同一の場
合における無効化処理。

この場合には、レジスタ２０，２１のロジカ
ル部がＡ＝Ｂである。

従つて、同一の論理空間内での無効化指定で
あるため、レジスタ２０，２１で指定された
TLBアドレス部の範囲のみを検索して、同一
のロジカル部（論理空間）を持つたTLBエン
トリのみを無効すれば良い。

従つて、論理回路２４は、レジスタ２５にレ
ジスタ２０のロジカル部の値をそのままセツト
し、 レジスタ２６にはレジスタ２１のロジカル部
の値に＋１した値をセツトする。

一方レジスタ２７には、TLBの無効化のた
めのアクセス範囲である、レジスタ２０にセツ
トされたTLBをアクセスするための論理アド
レス部がセツトされ、カウンタ２８には前記レ
ジスタ２０にセツトされたTLBをアクセスす
るための論理アドレス部と前記レジスタ２１に
セツトされたTLBをアクセスするための論理
アドレス部との差の値がセツトされる。

この状態で、レジスタ２７の値によりTLB
をアクセスし、その結果で比較器２９，３０に
よりレジスタ２５にセツトされた値と、TLB
より読出されたロジカル部Ｈとの値を比較す
る。

比較器２９，３０は、上述した条件により比
較結果が得られるので、その結果により一致信
号が制御回路３１に伝えられる。

例えば、論理アドレス空間が“１”である場
合には、レジスタ２５にセツトされた値Ｅは
“１”であり、レジスタ２６にセツトされた値
Ｆは“２”であり、論理アドレス空間が、０〜
15であるとすると、比較器２９の比較結果の出
力は、Ｅ≦Ｈであるため、１〜15までの値を
TLBのロジカル部Ｈが採つた場合に出力信号
が得られ、比較器３０の比較結果の出力がＦ＞
Ｈであるので、０〜１までの値をTLBのロジ
カル部Ｈが採つた場合に出力信号が得られる。

従つてこれら比較器２９，３０の出力の論理
積（AND）の出力は、TLBのロジカル部Ｈ
が、“１”の値を採つた時のみ一致信号が出力
され、制御回路３１に入る。

制御回路３１は、一致信号が得られた時、そ
のTLBエントリに対してレジスタ３２の無効
化データの書込みを行う。

レジスタ２７は、先にのべたようにレジスタ
２０により指定されたTLBのアドレスよりレ
ジスタ２１により指定されたTLBのアドレス
までの範囲をカウンタ２８を減算しながら、順
次レジスタ２７を＋１インクリメントすること
により、指定された範囲のTLBをアクセスす
る。

これにより、TLBの必要範囲のエントリの
無効化を行う。

(2) レジスタ２０，２１における無効化範囲の指
定においてロジカル部（論理アドレス空間）が
異なる場合における無効化処理。

(A) レジスタ２０で指定されたロジカル部Ａと
レジスタ２１で指定されたロジカル部Ｂと
が、Ａ＋１＝Ｂの場合。（この判断は、論理
回路２４において比較器２２からの出力によ
り行われる。） この場合は、無効化のために指定されたロ
ジカル部（論理アドレス空間）が連続する場
合であるので、全てのTLBの全てのエント
リについて無効化のために検索する必要があ
る。

そして、TLBのアドレスの範囲と無効化
すべきロジカル部Ｈの値は、以下の通りとな
る。

レジスタ２０および２１で指定された
TLBアドレスＣ，ＤがＣ＜Ｄ＋１の場合。
（この判断は、論理回路２４において比較
器３３からの出力により行われる。即ち、
比較器３３からの出力のうちＣ＜Ｄ＋１の
出力が得られていることにより判断するこ
とが出来る。） ●TLBアドレス０〜Ｃ−１までの間は、
無効化すべきエントリはロジカル部Ｈの
値が“Ｂ”のもの。

●TLBアドレスＣ〜Ｄまでの間は、無効
化すべきエントリはロジカル部Ｈの値が
“Ａ”“Ｂ”のもの。

●TLBアドレスＤ＋１〜TLBの最終アド
レスまでの間は、無効化すべきエントリ
はロジカル部Ｈの値が“Ａ”のもの。

レジスタ２０および２１で指定された
TLBアドレスＣ，ＤがＣ≧Ｄ＋１の場合。
（この判断は、論理回路２４において比較
器３３からの出力により行われる。即ち、
比較器３３からのいずれの出力も得られな
いか、若しくは、Ｃ＝Ｄ＋１の出力が得ら
れていることで判断する事が出来る。） ●TLBアドレス０〜Ｄまでの間は、無効
化すべきエントリはロジカル部Ｈの値が
“Ｂ”のもの。

●TLBアドレスＤ＋１〜Ｃ−１までの間
は、無効化すべきエントリは無し。

●TLBアドレスＣ〜TLBの最終アドレス
までの間は、無効化すべきエントリはロ
ジカル部Ｈの値が“Ａ”のもの。

従つて、上記の場合には、 ●TLBアドレス０〜Ｃ−１までの間は、
レジスタ２５には、“Ａ＋１”がセツト
され、レジスタ２６には“Ｂ＋１”がセ
ツトされ、無効化すべきTLBエントリ
の検策が行われ、 ●TLBアドレスＣ〜Ｄまでの間は、レジ
スタ２５には“Ａ”がセツトされ、レジ
スタ２６には“Ｂ＋１”がセツトされ、
無効化すべきTLBエントリの検索が行
われ、 ●TLBアドレスＤ＋１〜TLBの最終アド
レスまでの間は、レジスタ２５には
“Ａ”がセツトされ、レジスタ２６には
“Ｂ”がセツトされ、無効化すべきTLB
エントリの検索が行われる。

このそれぞれのTLBの検索アドレスは、
上述したようにレジスタ２７に初期値とし
て“０”がセツトされ、順次、カウンタに
０〜Ｃ−１に対応するインクリメント値を
セツトし、カウンタ２８が零となつたこと
をCENDの信号により論理回路が検出する
と、次にＣ〜Ｄのカウント値として対応す
るインクリメント値をセツトし、カンウタ
２８が零となつたことをCENDの信号によ
り論理回路が検出すると、次にＤ＋１〜
TLBの最終アドレスのカウント値として
に対応するインクリメント値をセツトする
ことにより、TLBの全アドレスを検索す
るようにし、その時のアドレスに対応して
上述したようにレジスタ２５，２６にセツ
トする。

また、上記の場合には、 ●TLBアドレス０〜Ｄまでの間は、レジ
スタ２５には、“Ａ＋１”がセツトされ、
レジスタ２６には“Ｂ＋１”がセツトさ
れ、無効化すべきTLBエントリの検索
が行われ、 ●TLBアドレスＤ＋１〜Ｃ−１までの間
は、レジスタ２５には“Ａ＋１”がセツ
トされ、レジスタ２６には“Ｂ”がセツ
トされ、無効化すべきTLBエントリの
検索が行われ、 ●TLBアドレスＣ〜TLBの最終アドレス
までの間は、レジスタ２５には“Ａ”が
セツトされ、レジスタ２６には“Ｂ”が
セツトされ、無効化すべきTLBエント
リの検索が行われる。

このそれぞれのTLBの検索アドレスは、
上述したようにレジスタ２７に初期値とし
て“０”がセツトされ、順次、カウンタに
０〜Ｄに対応するインクリメント値をセツ
トし、カンウタ２８が零となつたことを
CENDの信号により論理回路が検出する
と、次にＤ＋１〜Ｃ−１のカウント値とし
て対応するインクリメント値をセツトし、
カンウタ２８が零となつたことをCENDの
信号により論理回路が検出すると、次にＣ
〜TLBの最終アドレスのカウント値とし
てに対応するインクリメント値をセツトす
ることにより、TLBの全アドレスを検索
するようにし、その時のアドレスに対応し
て上述したようにレジスタ２５，２６にセ
ツトする。

(B) レジスタ２０で指定されたロジカル部Ａと
レジスタ２１で指定されたロジカル部Ｂと
が、Ａ＋１＜Ｂの場合。（これは論理回路２
４により比較器２２の出力に判定される。） この場合は、無効化のために指定されたロ
ジカル部（論理アドレス空間）の間に複数の
論理アドレス空間が存在する場合であるの
で、全てのTLBの全てのエントリについて
無効化のために検索する必要がある。

そして、TLBのアドレスの範囲と無効化
すべきロジカル部Ｈの値は、以下の通りとな
る。

レジスタ２０および２１で指定された
TLBアドレスＣ，ＤがＣ＜Ｄ＋１の場合。
（これは論理回路２４により比較器３３の
出力により上記と同様に判定される。） ●TLBアドレス０〜Ｃ−１までの間は、
無効化すべきエントリはロジカル部Ｈの
値が“Ａ＋１”〜“Ｂ”の間のもの。

●TLBアドレスＣ〜Ｄまでの間は、無効
化すべきエントリはロジカル部Ｈの値が
“Ａ”〜“Ｂ”のもの。

●TLBアドレスＤ＋１〜TLBの最終アド
レスまでの間は、無効化すべきエントリ
はロジカル部Ｈの値が“Ａ”〜“Ｂ−
１”のもの。

レジスタ２０および２１で指定された
TLBアドレスＣ，ＤがＣ≧Ｄ＋１の場合。
（上記と同様に論理回路２４によつて比
較器３３の出力によつて判定される。） ●TLBアドレス０〜Ｄまでの間は、無効
化すべきエントリはロジカル部Ｈの値が
“Ａ＋１”〜“Ｂ”のもの。

●TLBアドレスＤ＋１〜Ｃ−１までの間
は、無効化すべきエントリはロジカル部
Ｈの値“Ａ＋１”〜“Ｂ−１”のもの。

●TLBアドレスＣ〜TLBの最終アドレス
までの間は、無効化すべきエントリはロ
ジカル部Ｈの値が“Ａ”〜“Ｂ−１”の
もの。

従つて、上記の場合には、 ●TLBアドレス０〜Ｃ−１までの間は、
レジスタ２５には、“Ａ＋１”がセツト
され、レジスタ２６には“Ｂ＋１”がセ
ツトされ、無効化すべきTLBエントリ
の検索が行われ、 ●TLBアドレスＣ〜Ｄまでの間は、レジ
スタ２５には“Ａ”がセツトされ、レジ
スタ２６には“Ｂ＋１”がセツトされ、
無効化すべきTLBエントリの検索が行
われ、 ●TLBアドレスＤ＋１〜TLBの最終アド
レスまでの間は、レジスタ２５には
“Ａ”がセツトされ、レジスタ２６には
“Ｂ”がセツトされ、無効化すべきTLB
エントリの検索が行われる。

このアドレスの設定は、(A)項で上述した
と同様に論理回路２４およびカウンタ２８
によつて行われる。

また、上記の場合には、 ●TLBアドレス０〜Ｄまでの間は、レジ
スタ２５には、“Ａ＋１”がセツトされ、
レジスタ２６には“Ｂ＋１”がセツトさ
れ、無効化すべきTLBエントリの検索
が行われ、 ●TLBアドレスＤ＋１〜Ｃ−１までの間
は、レジスタ２５には“Ａ＋１”がセツ
トされ、レジスタ２６には“Ｂ”がセツ
トされ、無効化すべきTLBエントリの
検索が行われ、 ●TLBアドレスＣ〜TLBの最終アドレス
までの間は、レジスタ２５には“Ａ”が
セツトされ、レジスタ２６には“Ｂ”が
セツトされ、無効化すべきTLBエント
リの検索が行われる。

このアドレスの設定は、(A)項で上述した
と同様に論理回路２４およびカウンタ２８
によつて行われる。

以上のように、本発明におけるTLBの無効化
においては、指定された無効化範囲により決定さ
れる３つの領域に分類し、それぞれに無効化すべ
き論理アドレス空間の範囲を設定することにより 一度のTLBアクセスにより指定されたTLBの
エントリを無効化することが出来る。

次に第６図により第５図における論理回路２４
の一実施例を説明するための図である。

図において、使用された記号が第５図と同一の
ものは同一信号を示す。

さらに図において、４９は第５図における比較
器２２，３３、カウンタ２８の零信号（CEND）
および、第５図におけるレジスタ２１，２２にセ
ツトされたTLBの先頭アドレスおよび最終アド
レスが後述するレジスタ５４，５５が入力され、
後述する各構成部分に選択信号、タイミング信号
５３を出力するデコーダ、 ５３は、第５図におけるレジスタ２０，２１の
ロジカル部Ａ，Ｂが入力されるとともに、Ａ，Ｂ
の値を＋１した信号が入力され、デコーダ４９か
らの選択信号５３によつて、Ａ、Ａ＋１、の何れ
かとＢ、Ｂ＋１の何れかを選択出力するマルチプ
レクサ、 ５０，５４は、マルチプレクサ５５で選択され
た値がセツトされるとともに、その値を第５図に
おけるレジスタ２５，２６にセツトするためのレ
ジスタ、 ４４は、第５図におけるレジスタ２１のTLB
アドレス部Ｄと、該アドレスを＋１したＤ＋１が
入力され、デコーダ４９の選択信号５３によつて
何れかが選択して出力するマルチプレクサ、 ４５は、第５図におけるレジスタ２０のTLB
アドレス部Ｃと、マルチプレクサ４４の出力が入
力され、後述するレジスタ４０，４１に何れの信
号が何れのレジスタ４０，４１にセツトするかを
デコーダ４９からの選択信号５３により切り換え
るための制御回路、 ４０，４１は、制御回路４５から出力される信
号がセツトされるレジスタ、 ４２は、TLBの先頭アドレス（零）がセツト
されるレジスタ、 ４３は、TLBの最終アドレスがセツトされる
レジスタ、 ４６は、レジスタ４０，４１，４２の出力信号
の何れか一つをデコーダ４９からの選択信号５３
により選択するためのマルチプレクサ、 ５１は、マルチプレクサにより選択されて出力
された値がセツトされ、その出力を第５図におけ
るレジスタ２７に送出するためのレジスタ、 ４７は、レジスタ４０，４１，４２，４３の出
力信号のうち何れか２つをデコーダ４９からの選
択信号５３によつて選択するためのマルチプレク
サ、 ４８は、マルチプレクサによつて出力された２
つのTLBアドレスの差を計算する演算器ALU、 ５２は、演算器ALUによる演算結果がセツト
され、第５図における２８に出力するレジスタを
それぞれ示す。

第６図の動作を、上述した第５図の説明中のレ
ジスタ２０，２１における無効化範囲の指定にお
いてロジカル部（論理アドレス空間）が異なる場
合における無効化処理の中で、レジスタ２０で指
定されたロジカル部Ａとレジスタ２１で指定され
たロジカル部Ｂとが、Ａ＋１＝Ｂの関係で、さら
にレジスタ２０および２１で指定されたTLBア
ドレスＣ，ＤがＣ≧Ｄ＋１の場合の場合を例にと
つて説明する。

デコーダ４９の入力には、 Ａ＝Ｂの信号が“０”、 Ａ＋１＝Ｂの信号が“１”、 Ａ＋１＜Ｂの信号が“０”、 Ｃ＝Ｄ＋１の信号が“１”、 Ｃ＜Ｄ＋１の信号が“０”、 CENDの初期値が“０”、 AMiNの初期値が“０”、 AMANの初期値が“０”、 が最初の状態で入力され、各部に選択信号５３が
出力される。

まず、マルチプレクサ５５においては、デコー
ダ４９によつて第５図の比較器２２の比較の結
果、Ａ＋１＝Ｂの信号が“１”であることから指
定された仮想空間内には他の仮想空間が存在しな
い、即ち連続する２つの仮想空間が指定されたこ
とが判明しており、この時に当初レジスタ２５に
は、“Ａ＋１”がセツトされ、レジスタ２６には
“Ｂ＋１”がセツトする必要があるため、それぞ
れをプラス１した値が選択され、レジスタ５４，
５０にセツトされ、その出力が、第５図における
レジスタ２５，２６にセツトされる。

一方、マルチプレクサ４４は、Ｄの値をそのま
ま選択して出力する。

また制御部４５は、デコーダ４９への入力信号
のＣ＝Ｄ＋１の信号が“１”であるため、そのま
まＣの値をレジスタ４０に、Ｄの値をレジスタ４
１に入力するようにデコーダ４９からの選択信号
５３により動作する。

さらにマルチプレクサ４６は、デコーダ４９へ
の入力がＡ＋１＝Ｂが“１”であるため、TLB
の先頭アドレス（零）から検索を開始する必要が
あるため、レジスタ４２がデコーダ４９からの選
択信号５３により選択する。そしてその出力は、
レジスタ５１にセツトされるとともに、第５図の
レジスタ２７にセツトされる。

マルチプレクサ４７は、最初、TLBの先頭ア
ドレス（零）よりＣ−１までのアドレス分だけの
カウント値を設定しなければならないため、レジ
スタ４０と４２をデコーダ４９からの選択信号５
３により選択する。そしてその出力は、演算器に
４８に入力され、０−（Ｃ−１）が行われレジス
タ５２にセツトされる。

レジスタ５２の値は、カウンタ２８にセツトさ
れる。

このようにレジスタ５４，５０，５１，５２に
セツトされた値が、第５図にレジスタ２５，２
６，２７にセツトされるとともにカウンタ２８に
セツトされカンウタよりCEND信号が出力される
までの間動作する。

CEND信号が、デコーダ４９に入力されるとデ
コーダは、さらに選択信号５３の内容を変更す
る。

即ち、次に検索が必要な値をレジスタ５４，５
０，５２にセツトするため、まずマルチプレクサ
５５には、“Ａ”と“Ｂ＋１”を選択するように
選択信号が出力され、マルチプレクサ４７にはレ
ジスタ４０，４１の値を選択出力するように制御
信号を出力する。

そして、演算器４８においては（Ｃ−Ｄ）の演
算が行われる。

その結果、レジスタ５４，５０には、それぞれ
“Ａ”と“Ｂ＋１”がセツトされ、レジスタ５２
には（Ｃ−Ｄ）の値がセツトされる。

従つて、TLBアドレスＣ〜Ｄまでの間は、レ
ジスタ２５には“Ａ”がセツトされ、レジスタ２
６には“Ｂ＋１”がセツトされ、無効化すべき
TLBエントリの検索が行われる。

さらにCEND信号が、デコーダ４９に入力され
るとデコーダは、さらに選択信号５３の内容を変
更する。

として、さらに次に検索が必要な値をレジスタ
５４，５０，５２にセツトするため、まずマルチ
プレクサ５５には、“Ａ”と“Ｂ”を選択するよ
うに選択信号が出力され、マルチプレクサ４４に
おいてＤ＋１が選択され、制御回路４５によつて
それぞれのデータがレジスタ４０，４１にセツト
されるとともに、マルチプレクサ４７にはレジス
タ４１，４３の値を選択出力するように制御信号
を出力する。

そして、演算器４８においては〔（Ｄ＋１）−
TLBの最終アドレス〕の演算が行われる。

その結果、レジスタ５４，５０には、それぞれ
“Ａ”と“Ｂ”がセツトされ、レジスタ５２には
〔（Ｄ＋１）−〜TLBの最終アドレス〕の値がセツ
トされる。

従つて、TLBアドレスＤ＋１〜TLBの最終ア
ドレスまでの間は、レジスタ２５には“Ａ”がセ
ツトされ、レジスタ２６には“Ｂ”がセツトさ
れ、無効化すべきTLBエントリの検索が行われ
る。

このようにして、論理回路２４が第５図で説明
したように動作する。

(6) 発明の効果 以上説明したように、本発明によれば、TLB
のアクセスは、最大でTLBのエントリ数だけで
よく、大きい範囲の論理ページアドレスに対応す
るTLBを無効化する場合特に、従来方式に比べ
て高速に処理が出来るという効果がある。

【図面の簡単な説明】

第１図は一般的なダイレクトマツピング方式の
TLBバツフアの構成を示す。第２図は、TLBア
ドレスノ検索の概念を示す図である。第３図は従
来のTLBのバツフア無効化の方式を説明するた
めの図である。第４図は、本発明のバツフア無効
化の考え方を示すTLBの分割概念を説明するた
めの図である。第５図は、本発明のバツフア無効
化方式の一実施例を説明する図である。第６図
は、第５図における論理回路２４の一実施例を説
明するための図である。 さらに図において、２０，２１はバツフアの無
効化すべき範囲を示す論理ページアドレスがセツ
トされるレジスタ、２２，３３は比較器、２４は
論理回路、２５，２６，２７はレジスタ、２８は
カウンタ、２９，３０は比較器、３１は前記
TLBを無効化するための制御回路、３２はTLB
を無効化するためのデータがセツトされたレジス
タをそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ ダイレクトマツピング方式の論理ページアド
   レスを実ページアドレスに変換するTLBのバツ
   フア無効化方式であつて、 ２つの論理ページアドレスによつて指定された
   範囲のTLBのエントリを無効化するに当たり、
   前記TLBのアドレスを前記２つのページアドレ
   スによつて指定される範囲とそれ以外の３つの領
   域に分割して指定する手段と、 該分割された各部分において、前記論理ページ
   アドレスにより指定された無効化すべき仮想空間
   を決定する手段とを備え、 前記指定手段により指定された、各範囲毎に前
   記TLBのアドレスを検索し、該検索した結果、
   前記決定手段により決定された仮想空間に係る
   TLBエントリであつた場合、当該エントリを無
   効化するするように構成した事を特徴とするバツ
   フアの無効化方式。