JPH02272656A

JPH02272656A - データ処理装置

Info

Publication number: JPH02272656A
Application number: JP1094725A
Authority: JP
Inventors: Masahiko Tagami; 田上　正彦; Fujio Wakui; 涌井　富士雄; Yoshio Oshima; 大島　喜男
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1989-04-14
Filing date: 1989-04-14
Publication date: 1990-11-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ処理装置に関し、特に、複数の仮想ア
ドレス空間を同時にアクセス可能とする多重仮想アドレ
ス空間制御機構を有するデータ処理装置に関するもので
ある。

〔従来の技術〕

多重仮想アドレス空間を実現するデータ処理システムに
おいては１例えば、多重仮想記憶域システム制御プログ
ラムが動作して、多重仮想アドレス空間の仮想アドレッ
シングを実現する。このようなシステムでは、各アドレ
ス空間がリニアな仮想アドレス範囲を有するものと規定
し、実記憶に置かれたセグメントテーブルの使用によっ
て、実記憶のアドレス範囲を定めて、多重仮想アドレス
空間を実現する。セグメントテーブルの各エントリは、
実記憶に置かれた１つのページテーブルの実アドレスを
保持する。ページテーブルの各エントリは仮想アドレス
空間中の１ページを規定する。

したがって、１つのセグメントテーブルにより、１つの
アドレス空間のアドレス範囲を規定することができる。

複数のセグメントテーブルは、複数のアドレス空間のア
ドレス範囲を規定する。このため、複数のセグメントテ
ーブルを設けることにより多重仮想アドレス空間を実現
することができる。

このように、多重仮想アドレス空間における仮想アドレ
ッシングを実現するシステムでは、例えば、ＩＢＭ社シ
ステム／３７０のアーキテクチャの例に見られるように
、１つのアドレス空間のアドレス範囲を規定するセグメ
ントテーブルは、セグメントテーブル起点（ＳＴＯ）で
指定されて位置づけられる。任意のＳＴＯで指定された
アドレス空間は、リニアな仮想アドレス範囲を有するア
ドレス空間であり、このアドレス空間で任意のバイト位
置を指定することができる。前述したＩＢＭ社システム
／３７０のアーキテクチャの例においては、２４ビツト
アドレスが用いられ、２４ビツトのアドレスで最大１６
Ｍ　（２″４）バイトのりニアな仮想アドレス空間を実
現する。

ところで、任意の仮想アドレス空間で実行中のプログラ
ムが、複数の仮想アドレス空間を同時にアクセス可能と
するための技術が、特公昭６〇−４１３７９号公報に開
示されている。この技術にによれば、アドレス空間の選
択は、命令解読器から供給されるベースレジスタアドレ
ス信号により選択されるアドレス空間マスクレジスタ内
のマスクディジット位置の値に応じて、１つのアドレス
空間の選択を制御することにより行われる。各アドレス
空間の指定は、アドレス空間マスクレジスタ内のマスク
ディジット位置に応じて、複数のアドレス空間指定レジ
スタの中の１つのアドレス空間指定レジスタを選択する
ことで実現する。

また、前述したように、任意のアドレス空間を指定する
ために、ＳＴＯが用いられる。すなわち、アドレス空間
指定レジスタにＳＴＯを登録しておくことにより、選択
したアドレス空間指定レジスタによって任意のアドレス
空間を指定できる。これにより、任意の仮想アドレス空
間で実行中のプログラムが、命令解読器から供給された
ベースレジスタアドレス信号により他の仮想アドレス空
間をアクセスすることが可能となる。

したがって、１つのプログラムが複数の仮想アドレス空
間をアクセス可能とするための手法としては、例えば、
次のような方法を用いることができる。その第１の方法
は、アドレス空間マスクレジスタ内のマスクディジット
の幅を拡大し、このマスクディジットに対応するアドレ
ス空間指定レジスタの数を増加させる方法である。この
第１の方法では、レジスタの数を増加させる必要がある
ため、ハードウェア量が増加する。また、第２の方法と
して、アドレス空間マスクレジスタ内のマスクディジッ
トに対応するＳＴＯを主記憶上に持たせる方法がある。

この第２の方法では、命令解読器から供給されたベース
レジスタアドレス信号により選択されるアドレス空間マ
スクレジスタ中のマスクディジットから、主記憶上の対
応するＳＴｏを得ることが可能である。そして、得られ
たＳＴＯにより指定されるアドレス範囲のアドレス空間
のアクセスを行う。

したがって、第２の方法によれば、任意のアドレス空間
で実行中のプログラム内の命令が、命令解読器によりデ
コードされ、所望するアドレス空間を指定するオペラン
ドのベースレジスタアドレスが供給されると、このベー
スレジスタアドレスにより選択されたアドレス空間マス
クレジスタ中のマスクディジットから主記憶上の対応す
るＳＴＯを得て、アドレス空間が決定される。そして、
実行中プログラムの命令の処理で、所望するオペランド
のアクセスすべきアドレス空間が決定されて、アドレス
変換が行われて、命令処理が行われる。アドレス変換さ
れたオペランドのアドレスは当該アドレス空間をアクセ
スするアドレスとなっている。

〔発明が解決しようとする課題〕

ところで、１つのプログラムから複数のアドレス空間を
アクセス可能とする第２の方法においては、プログラム
中の命令が、所望するアドレス空間のオペランドアドレ
スから、実記憶上の実アドレスを求める。オペランドア
ドレスは、所望するアドレス空間の仮想アドレスである
論理アドレスとして与えられるので、アドレス変換を行
って実記憶上の実アドレスを求める。この実記憶上の実
アドレスを求める動作の流れを、第２図を参照して説明
する。

第２図は、アドレス空間マスクレジスタ内のマスクディ
ジットに対応してアドレス空間の選択を制御するデータ
処理装置のアドレス変換系を示すブロック図である。第
２図において、１０は命令解読器（Ｉｎｓｔｒｕｃｔｉ
ｏｎ　Ｄｅｃｏｄｅｒ）　、　２０はアドレス空間マス
クレジスタ、２６は主記憶上に設けられているＳＴ○テ
ーブル（ＳＴＯＴＢＬ）である。命令解読器１０が命令
をデコードし、命令解読器１０から出力されたオペラン
ドのベースレジスタ番号は、レジスタ１１にセットされ
る。レジスタ１１にセットされたベースレジスタ番号は
、アドレス空間マスクレジスタ２０に供給され、複数の
マスクレジスタから対応するマスクレジスタ１２が選択
される。マスクレジスタ１２の中のマスクディジットに
よって、主記憶上のＳＴＯテーブル２６に設定されてい
る複数のＳＴＯ（セグメントテーブル起点）から、目的
とするアドレス空間を指定するＳＴＯが選択されて読み
出される。ＳＴＯテーブル２６から読み出されたＳＴＯ
は、ＳＴＯレジスタ１３にセットされる。このような動
作シーケンスにより、ＳＴ○レジスタ１３には、所望す
るオペランドのアドレス空間を決定するＳＴＯが設定さ
れることになる。

一方、命令解読器１０が命令をデコードして出力される
オペランドの論理アドレスは、命令解読器１０から論理
アドレスレジスタ（ＬＡＲ）１４にセットされる。そし
て、ＬＡＲ１４にセットされた論理アドレスからセグメ
ントインデクス（ＳＸ）１４ａを切り出し、５ＴＯＲ１
３にセットされているＳＴＯのアドレスと当該ＬＡＲ１
４からの５Ｘ１４ａとを加算１７することにより、セグ
メントテーブル（ＳＴＢＬ）１５からページテーブル起
点（ＰＴＯ）のアドレスをアクセスして読み出す。更に
、５ＴＢＬ１５から読み出したＰＴＯのアドレスとＬＡ
Ｒ１４のページインデスク（ｐｘ）ｉ４ｂを加算１９シ
て、ページテーブル（ＰＴＢＬ）１６の中のページフレ
ームリアルアドレス（ＰＦＲＡ）を得る。得られたＰＦ
ＲＡは、ＬＡＲ１４から切り出したページ内アドレス（
Ｄ；変位）１４ｃと組み合されて、所望するオペランド
の主記憶上の実アドレスとなる。

この実アドレスは、ＰＦＲＡを上位側ビットとし、ペー
ジ内アドレス（Ｄ）１４ｃを下位側ビットとして組み合
せる。これは、実アドレスレジスタ（ＰＡＲ）２２にお
いて、セレクタ２１を介して上位ビット側にＰＦＲＡが
セットされ、直接的に下位ビット側にページ内アドレス
がセットされ、組み合せて出力することにより、実アド
レスとなる。

このようにして、論理アドレスから実アドレスが求める
過程で得られた各アドレス変換過程のデータはまとめら
れて、アドレス変換対として、アドレス変換バッファ　
（Ｔ　Ｌ　Ｂ　；Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋ−
ａｓｉｄｅ　Ｂｕｆｆｅｒ）　２３に登録される。すな
わち、５ＴＯＲ１３内のＳＴＯのアドレス、ＬＡＲ１４
内の論理アドレスの一部、およびＰＴＢＬ１６がらのＰ
ＦＲＡが、アドレス変換対として、セットアソシアティ
ブ方式のＴＬＢ２３に登録される。

もし、所望する論理アドレスから実アドレスヘのアドレ
ス変換が、対応する物理アドレスに対して以前に行われ
ており、ＴＬＢ２３に既にアドレス変換対として登録さ
れて、有効に存在する場合には、所望するオペランドの
論理アドレスから実アドレスへの変換が、ＴＬＢ２３に
登録されたアドレス変換対の読み出しにより、次のよう
な動作シーケンスによって高速に行われることになる。

すなわち、所望するオペランドのベースレジスタ番号が
、命令のデコードによりレジスタ１１に登録され、レジ
スタ１１のベースレジスタ一番号によりアドレス空間マ
スクレジスタ２０の複数のマスクレジスタから、対応す
るマスクレジスタ１２が選択される。マスクレジスタ１
２の中のマスクデジットにより、主記憶上のＳＴＯテー
ブル２６から対応するＳＴＯが得られて、５ＴＯＲ１３
にセットされる。

一方、命令のデコードによりＬＡＲ１４に論理アドレス
がセットされると、ＬＡＲ１４にセットされた所望オペ
ランドの論理アドレスの一部によって直接にＴＬＢ２３
を索引し、登録されているアドレス変換対により対応す
るＰＲＦＡを得ることができる。ＴＬＢ２３から得たＰ
ＲＦＡはＴＬＢヒツト判定部（ＴＬＢ　ｈｉｔ　ｄｅｔ
ｅｃｔｏｒ）　２５の制御で、セレクタ２１を介してＰ
ＡＲ２２にセットされ、また、ＬＡＲ１４からのページ
内アドレス（Ｄ）がＰＡＲ２２にセットされて、実アド
レスが求められる。ＴＬＢ２３の中に登録されているア
ドレス変換対の内の当該ＰＲＦＡの有効性については、
ＴＬＢ２３に登録されている論理アドレスの一部と、Ｌ
ＡＲ１４内の対応する論理アドレスの一部とが一致し、
さらに、ＴＬＢ２３に登録されているＳＴＯのアドレス
と、主記憶より読み出されて５ＴＯＲ１３にセットされ
ていた所望するオペランドのアドレス空間を指定するＳ
ＴＯのアドレスを比較器２４にて一致が検出されると、
これら一致条件の条件判定をＴＬＢヒツト判定部２５が
行い、アドレス変換対の有効性が判定される。

以上のアドレス変換の動作シーケンスでは、アドレス変
換バッファに、アドレス変換対を登録した後も、アドレ
ス変換対の有効性を判定するために、主記憶より読み出
されて５ＴＯＲ１３にセットされていた所望するオペラ
ンドのアドレス空間を指定するＳＴＯのアドレスをＴＬ
Ｂ２３内のＳＴＯとの比較しなければならない。このた
め、所望するオペランドの空間を指定するＳＴＯのアド
レスは、マスクレジスタ１３のマスクディジットによっ
て、ＴＬＢを参照する毎に主記憶をアクセスして求める
ことになり、命令処理を実行する上で余計なオーバーヘ
ッドが生じる。

本発明は、上記問題点を解決するためになされたもので
ある。

本発明の目的は、ＴＬＢ参照時のＳＴ○比較のための主
記憶アクセスをなくし、命令処理性能を向上させること
にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するため、本発明においては、プロセッ
サ中の命令解読器から供給されるベースレジスタアドレ
ス信号により選択される複数のマスクディジット位置を
有するアドレス空間マスクレジスタを備え、該アドレス
空間マスクレジスタのマスクディジット内容に応じて、
アドレス空間の選択を制御するデータ処理装置において
、論理アドレスの一部で索引されるアドレス変換対を含
むアドレス変換バッファと、該アドレス変換バッファに
前記マスクディジット内容を登録する手段と、該アドレ
ス変換バッファ内のマスクディジット内容とアドレス空
間アクセスレジスタのマスクディジット内容との比較結
果により該アドレス変換バッファからの索引結果を制御
するアドレス変換制御手段とを備えたことを特徴とする
。

また、アドレス変換制御手段は、マスクディジット内容
を登録したアドレス変換バッファを参照する時は、ベー
スレジスタ番号に対応したマスクレジスタ内のマスクデ
ィジットの内容と、アドレス変換バッファのマスクディ
ジット内容を比較し、比較結果によりアドレス変換バッ
ファのアドレス変換対の有効性を判定することを特徴と
する。

〔作用〕

前記手段によれば、アドレス空間マスクレジスタのマス
クディジット内容に応じて、アドレス空間の選択を制御
するデータ処理装置において、アドレス変換バッファ（
ＴＬＢ）と、該ＴＬＢにマスクディジット内容を登録す
る手段と、アドレス変換制御手段が備えられる。アドレ
ス変換制御手段は、マスクディジット内容を登録したＴ
ＬＢを参照する時は、ベースレジスタ番号に対応したマ
スクレジスタ内のマスクディジットの内容と、ＴＬＢの
マスクディジット内容を比較し、比較結果によりＴＬＢ
のアドレス変換対の有効性を判定する。

これにより、マスクディジットの内容を登録したＴＬＢ
の参照時には、ベースレジスタ番号に対応したマスクレ
ジスタ内のマスクディジットの内容と、ＴＬＢ内マスク
ディジットの内容とが比較され、比較結果が一致した場
合に、所望するオペランドのアドレス空間の論理アドレ
スと対応する主記憶上の実アドレスの変換対が、ＴＬＢ
に有効で存在すると判定できる。したがって、所望する
オペランドの論理アドレスがら実アドレス変換するため
に、主記憶上にあって当該オペランドの存在するアドレ
ス空間を指示するＳＴＯを、ＴＬＢを索引する毎にアク
セスして、ＴＬＢ内のアドレス変換対の有効性を判定す
ることがなくなり、命令処理上のオーバーヘッドを低減
することができる。このため、命令処理性能を向上させ
ることができる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための図において、同一要素の
ものは同一符号を付け、その繰り返しの説明は省略する
。

第１図は、本発明の一実施例にががるデータ処理装置の
要部の構成を示すアドレス変換系のブロック図である。

第１図のブロック図は、複数のアドレス空間アクセスの
ためのアドレス変換系を示しており、このアドレス変換
系では、アドレス空間マスクレジスタ内のマスクディジ
ットに対応してアドレス空間の選択を制御する。

第１図を参照して説明する。第１図において、１０は命
令解読器（Ｉｎｓｔｒｕｃｔｉｏｎ　Ｄｅｃｏｄｅｒ）
　、　２０はアドレス空間マスクレジスタ、２６は主記
憶上に設けられているＳＴＯテーブル（ＳＴＯＴＢＬ）
である。また、３６はマスクレジスタからプライマリＳ
Ｔｏが記憶されるＣＲＩレジスタである。

命令解読器１０が命令をデコードし、命令解読器１０か
ら出力された所望するアドレス空間を指定するオペラン
ドのベースレジスタ番号は、レジスタ１１にセットされ
る。レジスタ１１にセットされたベースレジスタ番号は
、アドレス空間マスクレジスタ２０に供給されて、複数
のマスクレジスタからベースレジスタ番号マスクレジス
タ対により対応するマスクレジスタ１２が選択される。

該マスクレジスタ１２の中のマスクディジットから主記
憶上に存在するＳＴＯテーブル２６から、対応するＳＴ
Ｏが選択されて読み出される。ＳＴＯテーブル２６から
得られたＳＴＯが５ＴＯＲ１３にセットされる。５ＴＯ
Ｒ１３の内容は、所望するオペランドのアドレス空間を
指定するＳＴＯとなっている。

一方、命令解読器１０が命令をデコードすることにより
出力されるオペランドの論理アドレス（オペランドをア
クセスする論理アドレス）は、命令解読器１０からＬＡ
Ｒ（論理アドレスレジスタ）１４にセットされる。そし
て、ＬＡＲ１４にセットされた論理アドレスからセグメ
ントインデクス（ＳＸ）１４ａを切り出し、５ＴＯＲ１
３にセットされたＳＴＯのアドレスと、ＬＡＲ１４から
の５Ｘ１４ａとを加算１７シ、この加算したアドレスに
より、セグメントテーブル（ＳＴＢＬ）１５をアクセス
する。これにより、５ＴＢＬ１５の中のＰＴＯ（ページ
テーブル起点）のアドレスを読み出す、読み出されたＰ
ｒｏは、更に、ＬＡＲ１４から切り出したページインデ
スク（ＰＸ）１４ａと加算１９され、加算されたアドレ
スにより、ページテーブル（ＰＴＢＬ）１６をアクセス
する。これにより、ＰＴＢＬ１６の中のＰＦＲＡ　（ペ
ージフレームリアルアドレス）が得られる。得られたＰ
ＦＲＡは、ＬＡＲ１４の中のページ内アドレス（Ｄ）１
４ｃとを組み合せられて、当該オペランドの主記憶上の
実アドレスとなる。

すなわち、ＰＴＢＬｌＢから得られたＰＦＲＡは、セレ
クタ３３を介して、ＰＡＲ（物理アドレスレジスタ）２
２の上位ビット側にセットされ、また、ＰＡＲ２２の下
位ビット側には、ＬＡＲ１４から直接にページ内アドレ
スＣＤ）１４ｃがセットされる。これらが組み合せられ
て実アドレス（物理アドレス）となる、ここでのセレク
タ３３は、ＰＴＢＬｌＢからのＰＥＲＡ、またはアドレ
ス変鐘バッファ（ＴＬＢ）３５からのＰＥＲＡのいずれ
かを選択して、ＰＡＲ２２にセットする。ＰＡＲ１４は
、セットされたＰＥＲＡを利用して実アドレスにする。

ここで、変換されたオペランドの実アドレスの一部のＰ
ＥＲＡは、ＰＡＲ２２にセットされると共に、アドレス
変換対の登録データとして、ＴＬＢ３５に登録される。

ＴＬＢ３５は、セットアソシアティブ方式でテーブルに
セットされたデータを検索できる機能を有する。すなわ
ち、テーブルのカラムアドレスによって選択される１つ
または複数のエントリがローとなり、このローが索引、
登録の対象のデータとなる。この例では、ＬＡＲ１４の
中の５Ｘ１４ａおよびＰＸ１４ｂの一部のデータをカラ
ムアドレスとして、該当する欄（論理アドレスフィール
ド３５ｂ）に登録し、ＴＬＢ３５を索引する時の検索キ
ーとして用いられる。ＴＬＢ３５の各エントリは、有効
フィールド（Ｖ）３５ａ、論理アドレスフィールド（Ｌ
Ａ）３５ｂ、プライマリセグメントオリジンフィールド
（Ｐ−８Ｔ○）３５ｃ、マスクディジットフィールド（
ＭＤＩＧＩＴ）３５ｄ。

および実アドレスフィールド（ＰＦＲＡ）３５ｅを含ん
で構成されている。

なお、この例のＴＬＢ３５の各エントリでは、説明の煩
雑さを避番づるため、説明に必要なフィールドの要部の
みを記述しているが、例えば、仮想計算機システムを支
援するためのアドレス変換系を有するデータ処理装置で
は、ここで示したＴＬＢフィールドの他に、仮想計算機
を識別する情報がフィールドとして登録され、ＴＬＢヒ
ツト条件の判定に組込まれる。

ところで、前述したようなセグメントテーブルおよびペ
ージテーブルによるアドレス変換動作の動作シーケンス
により求められた実アドレス（ＰＦＲＡ）は、当該カラ
ムアドレスに対応するローのＰＦＲＡフィールド３５ｅ
に登録される。この時、当該ローのＬＡフィールド３５
ｂには、ＬＡＲ１４の中の５Ｘ１４ａおよびＰＸ１４ｂ
の中でＴＬＢ３５のカラムアドレスとして使用する以外
のアドレス部が登録される。また、Ｐ−８ＴＯフイール
ド３５ｃには、オペランド参照時のＣＲＩレジスタ３６
にセットされているプライマリＳＴ○（Ｐ−８ＴＯ）が
登録され、ＭＤＩＧＩＴフィールド３５ｄには、更に、
当該オペランドのベースレジスタ番号により選択された
マスクレジスタ中のマスクディジットの内容が登録され
る。そして、■フィールド３５ａには１１１　）Ｉが登
録され、すなわち、ＴＬＢ３５の当該ローに登録された
アドレス変換対が有効であるとする状態で登録されるこ
とになる。

このように、ＴＬＢ３５の該当カラムアドレスに対応す
るローの各フィールドに登録が行われ、当該オペランド
のアドレス空間の論理アドレスと主記憶上の実アドレス
とのアドレス変換対が、ＴＬＢ３５に登録されたことに
なる。

上述したアドレス変換動作の動作シーケンスは、アドレ
ス変換バッファに、所望するオペランドの論理アドレス
に対応するアドレス変換対が登録されておらず、当該オ
ペランドの論理アドレスに対応する主記憶上の実アドレ
スが存在しない場合の動作シーケンスである。これはＴ
ＬＢヒツト判定部（ＴＬＢ　ｈｉｔ　ｄｅｔｅｃｔｏｒ
）　３２において、ＴＬＢミス３２ａが出力された場合
に起動される動作シーケンスである。ＴＬＢヒツト判定
部３２において、ＴＬＢヒツト３２ｂが出力される場合
は、次の条件が満たされた場合である。

■ＴＬＢエントリのＶフィールドが“１″■ＴＬＢエン
トリのＬＡフィールドの内容力ＬＡＲの対応する部分゛
の内容と一致。

■ＴＬＢエントリのＭＤＩＧＩＴフィールドの内容が、
所望するオペランドのベースレジスタ番個により選択さ
れたマスクレジスタ内のマスクディジットの内容と一致
。

■ＴＬＢエントリのＰ−８ＴＯフイールドの内容とＣＲ
Ｉレジスタ３６内のプライマリＳＴＯの内容が一致（比
較器３４により判定）。

このように、上記■〜■の条件が全て成立した場合をＴ
ＬＢヒツト判定部３２が判定し、ＴＬＢヒツト３２ｂを
出力する。このＴＬＢヒツト３２ｂの出力信号でセレク
タ３３を制御し、該ＴＬＢエントリ内のＰＦＲＡフィー
ルド３５ｅから読み出したＰＦＲＡをセレクタ３３を介
して、ＰＡＲ２２にセットして、実アドレスを得る。ま
た、上記■〜■の条件が成立しない場合には、ＴＬＢミ
ス３２ａが出力されるので、この出力信号により、前述
のアドレス変換動作の動作シーケンスが起動され、５Ｔ
ＢＬ１５およびＰＴＢＬｌＢを用いるアドレス変換動作
により、ＬＡＲ１４内の論理アドレスに対応する実アド
レスを得る。

ここでのＴＬＢ３５には、Ｐ−８ＴＯフイールド３５ｃ
およびＭＤＩＧＩＴフィールド３５ｄが設けられ、プラ
イマリＳＴＯ，マスクディジットが登録されている。そ
して、ＴＬＢを索引することにより、論理アドレスから
実アドレスを得る場合、ＴＬＢ３５を索引する毎に、プ
ライマリＳＴＯ，マスクディジットの内容の一致条件が
比較器３４で検出され、ＴＬＢヒツト判定部３２で有効
性が判定される。これにより、命令処理の実行において
ＴＬＢを索引する毎に、オペランドの所望するアドレス
空間を指定するＳＴＯを得るための主記憶上のＳＴＯテ
ーブル２６をアクセスすることがなく、処理を進めるこ
とができる。したがって、オペランドの所望するアドレ
ス空間を指定するＳＴＯを得るため、主記憶上のＳＴＯ
テーブル２６をアクセスするのは、ＴＬＢミス３２ａが
出力された場合のみとなる。

また、ＴＬＢ３５に登録するマスクディジットの使い方
として、ＴＬＢに登録するアジレス変換対を選択する制
御データとして使用することが可能である。すなわち、
新たなアドレス変換対を登録するとき、アドレス空間マ
スクレジスタのマスクディジット内容の値により選択し
て、既登録のアドレス変換対の交換を行う、これにより
、同じアドレス空間を指定しているアドレス変換対のみ
集めて、ＴＬＢに登録することができる。１つのジョブ
の命令処理の実行において、アドレス空間に対するアク
セス要求は同じアドレス空間に集まることが多く、これ
によりＴＬＢヒツト率が高くなる。

このようにＴＬＢの登録するアドレス変換対の登録を選
択して行うことにより、データ処理装置の処理性能を向
上させることができる。

また、ＴＬＢに多数のアドレス変換対を登録する場合、
ＴＬＢを複数のグループに分割して構成し、それぞれの
グループを一つのアドレス空間マスクレジスタで指定す
るアドレス空間に対応させた構成としても良い。これに
より、各々のＴＬＢにおけるグループ対応に、１つのア
ドレス空間を対応づけすることができ、上述と同様にし
て、ＴＬＢヒツト率を高くすることができる。

以上、説明したように、本実施例によれば、ＴＬＢ内に
、マスクディジット（ＭＤＩＧＩＴ）フィールドを設け
、該フィールドの内容と、選択されたマスクレジスタ内
のマスクディジットを比較器３４にて比較し、該比較結
果をＴＬＢのヒツト判定部３２におけるヒツト判定条件
に加えることにより、ＴＬＢ索引毎に主記憶上のＳＴＯ
テーブル１５をアクセスすることがなくなり、主記憶上
のＳＴＯテーブル１５アクセスによる処理性能のオーバ
ーヘッドを減少させることができる。

以上、本発明を実施例に基づき具体的に説明したが、本
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、ＴＬＢ内にマ
スクディジットの内容を登録し、ＴＬＢ索引時にＴＬＢ
マスクディジットの内容とベースレジスタ番号に対応し
たマスクレジスタ内のマスクディジットの内容を比較し
、一致した場合は所望するオペランドのマクセスすべき
アドレス空間の論理アドレスと対応する主記憶上の実ア
ドレスの変換対がＴＬＢに存在すると判定できるので、
ＴＬＢ索引毎に、主記憶上にあるＳＴ○テーブルをアク
セスし、該オペランドの存在するアドレス空間を指定す
るＳＴＯを得る必要がない。

このため、データ処理装置において、アドレス変換を行
う際のＴＬＢ索引毎の主記憶上のＳＴＯデープルアクセ
スによる処理性能のオーバーヘッドを減少でき、処理性
能を向上させることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかるデータ処理装置の
要部の構成を示すアドレス変換系のブロック図、第２図は、アドレス空間マスクレジスタ内のマスクディ
ジットに対応してアドレス空間の選択を制御するデータ
処理装置のアドレス変換系を示すブロック図である。図中、１０・・・命令解読器、１１・・・レジスタ、１
２・・・マスクレジスタ、１３・・・ＳＴＯレジスタ、
１４・・・論理アドレスレジスタ、１５・・・セグメン
トテーブル、１６・・・ページテーブル、１７．１９・
・・加算器、２０・・・アドレス空間マスクレジスタ、
２１゜・・・アドレス変換バッファ、り、２４．３４・・・比較器、２５゜部、２６・・・ＳＴＯテーブル、３３・・・セレクタ、　２３．３５２２・・・実アドレスレジス３２・・・ＴＬＢヒツト判定３６・・・ＣＲＩレジスタ。

Claims

【特許請求の範囲】１、プロセッサ中の命令解読器から供給されるベースレ
ジスタアドレス信号により選択される複数のマスクディ
ジット位置を有するアドレス空間マスクレジスタを備え
、該アドレス空間マスクレジスタのマスクディジット内
容に応じて、アドレス空間の選択を制御するデータ処理
装置において、論理アドレスの一部で索引されるアドレ
ス変換対を含むアドレス変換バッファと、該アドレス変
換バッファに前記マスクディジット内容を登録する手段
と、該アドレス変換バッファ内のマスクディジット内容
とアドレス空間アクセスレジスタのマスクディジット内
容との比較結果により該アドレス変換バッファからの索
引結果を制御するアドレス変換制御手段とを備えたこと
を特徴としたデータ処理装置。２、アドレス変換制御手段は、マスクディジット内容を
登録したアドレス変換バッファを参照する時は、ベース
レジスタ番号に対応したマスクレジスタ内のマスクディ
ジットの内容と、アドレス変換バッファのマスクディジ
ット内容を比較し、比較結果によりアドレス変換バッフ
ァのアドレス変換対の有効性を判定することを特徴とす
る前記請求項１に記載のデータ処理装置。３、アドレス変換バッファに新たなアドレス変換対を登
録するときは、アドレス空間マスクレジスタのマスクデ
ィジット内容の値により選択して、既登録のアドレス変
換対の交換を行うことを特徴とする前記請求項１に記載
のデータ処理装置。４、アドレス変換バッファは、複数のグループに分割し
、それぞれのグループを一つのアドレス空間マスクレジ
スタで指定するアドレス空間に対応させた構成とするこ
とを特徴とする前記請求項１、請求項２または請求項３
に記載のデータ処理装置。