JPH03266153A - 速度向上のために部分アドレスを使用する２レベル変換ルックアサイドバッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、仮想アドレスを物理的アドレスへ変換する変
換ルックアサイドバッファ（ＴＬＢ）に関するものであ
る。

従来技術 マルチユーザのコンビニータシステムにおいては、幾つ
かの異なったプログラムが、同一の仮想アドレスを使用
することを所望する場合がある。

これを達成するために、変換ルックアサイドバッフｙ（
ｔｒａｎｓｌ）ａｔｉｏｎ　　１Ｊｏｏｋ−ａｓｉｄｅ
　　ｂｕｆｆｅｒ、即ちＴＬＢ）は、幾つかのプログラ
ムによって使用することが可能な「仮想」アドレスを、
各プログラムに対しての別個の「物理的」アドレスへ再
指向させるテーブルを有している。各プログラムはアド
レス０においてスタートすることを好むので、このこと
はしばしば発生する。二つの異なった仮想アドレスが同
一の物理的アドレスを共用する場合にＴＬＢを使用する
ことも可能であり、システムは、その物理的アドレスに
対して最後に書込みを行なったのは誰かということを記
憶しておかねばならない。従って、ＴＬＢは、メモリア
クセスを制御し且つトラック、即ち追従する能力を与え
ている。メモリのある部分は、例えば、ある種のプログ
ラムによっては書込み不可能であるか又は読取り不可能
であるものとして指定することが可能である。１態様に
おいては、各プログラムに関連する処理識別コード（Ｐ
　Ｉ　Ｄ）を使用して、ＴＬＢは、異なったプログラム
に対する同一の仮想アドレスを区別する。

ＴＬＢは、完全に連合したもの、直接的にマツプしたも
の、又はそれらの間のものとすることが可能である。完
全連合ＴＬＢにおいては、特定の変換（翻訳）は、ＴＬ
Ｂにおける何れかの箇所とすることが可能である。各メ
モリアクセスにおいて、仮想アドレスは、ＴＬＢの内容
の全てと比較されねばならない。このことは、シーケン
シャルに行なわれる場合には、極めて時間がかかり、従
って、大量のハードウェア及び比較器を使用して同時的
に行なわれる。直接マツプ型ＴＬＢの場合には、各仮想
ページアドレスの変換乃至は翻訳に対してＴＬＢ内に単
一の位置が存在している。従って、仮想ページアドレス
は、その変換乃至は翻訳に対するＴＬＢ内の適切な位置
に対してのインデックスとして使用される。エントリか
ＴＬＢ内のものではない場合には、ソフトウェアに対す
るトラップが行なわれる。該ソフトウェアは、全ての変
換乃至は翻訳に対する完全なリストを収容している。

プロセサがＴＬＢ及びメインメモリのみを有する場合で
あっても、しばしば、「キャッシュ」メモリはＴＬＢと
関連して使用される。キャッシュメモリは再度使用され
ることを予想して最も最近にアクセスされたデータ（又
は命令）を格納する小型で迅速にアクセスされるメモリ
であり、従って、メインメモリへのより長いアクセス時
間を除去している。キャッシュメモリは、データ部分と
タグ（ｔａｇ）部分とを有している。このタグ部分は、
データ部分内に格納されるデータのアドレスを収納して
いる。プログラムによって要求される各アドレスは、タ
グアドレスと比較されて、そのデータが存在するか否か
を判別する。存在する場合には、そのデータはデータキ
ャッシュからアクセスされる。そうでない場合には、シ
ステムは、そのデータのためにメインメモリへ行かねば
ならない。その場合には、該データが使用され且つキャ
ッシュ内にも格納され、従ってそれは、次のアクセスに
対して使用することが可能である。典型的に、データは
メインメモリからキャッシュへ転送され、次いでキャッ
シュからアクセスされる。

この様にして、キャッシュをバイパスしてメインメモリ
への直接的な別個のアクセスは必要ないので、単一のア
クセス経路が必要とされるに過ぎない。

データは、典型的に、ブロックの形態でキャッシュ内に
書込まれる。該ブロックは、所望のデータ及びメモリの
同一エリア内のデータのその他のバイトを包含している
。このことは、爾後のメモリアクセスが同一のブロック
に対するものである蓋然性があるので、行なわれる。

「完全連合」キャッシュは、メインメモリ内のどこにブ
ロックが位置されていたかということとは独立的に、キ
ャッシュ内に入る数だけのブロックを保持することが可
能である。しかしながら、各メモリアクセスにおいて、
タグの全てがアドレスと比較されねばならず、従ってメ
モリアクセス処理を著しく遅滞化するか又はより多くの
ハードウェアを必要とする。より廉価で且つ高速のキャ
ッシュシステムは、「直列マツプ型」キャッシュであり
、その場合、各ブロックはキャッシュ内の指定された位
置を有している。その位置は、多数のブロックによって
使用される。メモリアクセスにおいて、所望のブロック
に対するタグが存在するか否かを決定するためにはその
位置のみをアクセスすることが必要であるに過ぎない。

このことは、低コスト及び高速度の利点を有しているが
、単一のキャッシュ位置に対して割当てられたグル−ブ
からただ一つのブロックのみが任意の時間においてキャ
ッシュ内に存在することが可能であるに過ぎないという
欠点を有している。直接マツプ型構成の主要な速度上の
利点は、それが正しいデータ（キャツシュヒツト）であ
ることを決定することと並列的に、プロセサがそのデー
タの使用をスタートすることが可能であるということで
ある。

キャッシュミスが存在する場合には、そのデータの使用
はアボート、即ち中止される。

スタンダードなキャッシュメモリは、物理的なインデッ
クスをとり且つ物理的タグを有する物理的キャッシュで
ある（ＩＢＭ３０９０、ＴＥＣＶＡＸ　　１１／７８０
．ＭＩＰＳ　　ＲＣ３２６０）。物理的キャッシュは、
ＴＬＢが仮想アドレスを物理的アドレスへ変換した後に
位置決めされる（第５図参照）。このタイプのキャッシ
ュは、ＴＬＢによって物理的アドレスへ変換された後に
、そのアドレスを使用し、従って、物理的キャッシュタ
グに対する比較のための物理的アドレスを有している。

別のタイプのキャッシュは、仮想キャッシュてあり、そ
れは仮想アドレスでインデックスされている。仮想キャ
ッシュは、キャツシュヒツトの場合にＴＬＢに対する必
要性を除去しており、従ってキャッシュへ行く前にＴＬ
Ｂ変換を行なう必要がないので、メモリアクセス動作を
スピードアップさせている。あるタイプ（Ｓｕｎ　　３
／２００）は、仮想アドレスインデックスにおいて仮想
アドレスタグを格納する（第６図参照）。

このタイプの仮想キャッシュシステムは、単一の物理的
アドレスヘマップする仮想アドレスが適切に処理される
ことを確保するためにシステム管理を必要とする。別の
タイプの仮想キャッシュは、物理的タグを除いた仮想イ
ンデックスを使用する（ＥＬＸＳ　Ｉ　　６４００）。

このタイプにおいては、ヒツト（ｂｉｔ）が存在するか
否かを決定するためにキャッシュタグと比較するための
物理的アドレスを発生することと並列的にＴＬＢが動作
する（第７図参照）。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、仮想ページ番号の一
部をＴＬＢスライス形態で物理的ページ番号の一部へ変
換することが可能なメモリアドレス装置を提供すること
を目的とする。

構成 本発明によれば、仮想ページ番号の一部を、ｒＴＬＢス
ライス」の形態で物理的ページ番号の一部へ変換乃至は
翻訳する装置が提供される。このスライス変換は、物理
的タグに加えて仮想タグを有しており且つそのアドレス
が物理的である物理的キャッシュメモリ内へインデック
スするために使用される。この仮想タグを入力仮想アド
レスページ番号と比較することにより、ＴＬＢスライス
とキャッシュメモリとの組合わせにおいてヒラ）（ｂｉ
ｔ）又はミス（ｍｉｓｓ）があったか否かを決定するこ
とが可能である。

仮想アドレスの数ビットのみを物理的アドレスの数ビッ
トへ変換することにより、装置の動作速度を著しく向上
させることが可能である。この増加された速度は、ＴＬ
Ｂスライスを直接マツプ型とさせ、且つそれを特別のハ
ードウェア（高速ＲＡＭ（ランダムアクセスメモリ）又
はラッチ及びマルチプレクサの何れか）で構築するため
にその小さな寸法を利用することにより達成される。

ＴＬＢスライスヒツトを決定するためにＴＬＢスライス
出力端において別の比較は存在しない。

爾後のキャッシュタグ比較は、変換が正確であったか否
か及びキャツシュヒツトかあったか否かの両方を表わす
ために使用される。しかしながら、この二重目的比較を
達成するために、仮想タグは、ヒツトが存在するか否か
を決定するために物理的キャッシュと結合されねばなら
ない。なぜならば、仮想アドレスの全体は変換されてお
らず、従って物理的タグと比較するための変換された物
理的アドレスは存在しないからである。

ミスの場合には完全ＴＬＢを使用せねばならないが、完
全ＴＬＢはそれ程高速のものである必要はなく、従って
ＲＡＭの専用バンクを必要とすることはない。本発明の
小型ハードウェアメカニズムは、制限された密度での技
術においても、プロセサと同一のチップ上にアドレス変
換を設けることを可能とし、従って、物理的キャッシュ
に対するアドレスアクセス速度を著しく向上させている
。

本発明のＴＬＢスライスは、通常のＴＬＢよりも、著し
く小型であり、従って著しく高速である。

それは、１００倍の程度−層小型である。ＴＬＢスライ
スが小型のものであることを可能とする幾つかのファク
タが存在している。ミスを決定するための比較は行なわ
ないので、仮想ページ番号を格納する必要がない。又、
大きなページ寸法及び２レベルキヤツシユを使用するこ
とにより、単に数個の物理的ページ番号ビット及び数個
のエントリが必要とされるに過ぎない。

好適には、命令及びデータに対して別々のＴＬＢスライ
スが使用される。このことは、二つのＴＬＢスライスの
各々を一層小さく且つ高速とさせる。このことは、特定
のブロックにおける変換に対して二つの可能な場所が存
在する２態様セット連合メモリの利点と同等の利点を与
えており、従ってヒツトの確率を向上させている。ＴＬ
Ｂスライスは比較−を行なわないので、２態様セット連
合構成を直接的に使用することはできない。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第１図は、従来技術に基づく完全連合変換ルックアサイ
ド（ｐ　ｏｏｋ−ａｓ　１ｄｅ）バッファ（ＴＬＢ）を
示している。仮想アドレスレジスタ１０において、仮想
アドレスかコンピュータシステム（不図示）によって発
生される。アドレスの高位ビットは仮想ページ番号（Ｖ
ＰＮ）１２を形成する。下位ビットは、オフセット１４
を形成し、ページ内の所望のバイトの正確な位置を与え
る。

システム内に格納されるプロセスＩＤ（ＰＩＤ）１６は
、稼動中の特定のプロセス（処理）を識別する。典型的
には、ＲＡ　Ｍ内においてＴＬＢ１８が与えられる。Ｔ
ＬＢ１８は、例えば、エントリ２０のような６４個のエ
ントリを有する場合がある。エントリ２０は、仮想ペー
ジ番号（Ｖ　Ｐ　Ｎ）２２、プロセスＩＤ　（ＰＩＤ）
２４、対応する物理的ページ番号（ＰＰＮ）２６を有し
ている。

多数の比較器２８が設けられている。ＴＬＢ内に６４個
のエントリが存在する場合には、６４個の比較器２８が
設けられる。各比較器は、ＰＩＤ１６及びＶＰＮ１２を
、ＴＬＢ２０内のＶＰＮ２２及びＰＩＤ２４の各々に対
して比較する。マツチするものが、セレクト論理３０に
よって決定され、セレクト論理３０は、ライン３２上を
ＴＬＢに対してアドレス入力を与え、適切なＰＦＮ２６
を物理的ページ番号としてライン３４上に出力させる。

このＰＦＮは、ライン３６上のオフセットと結合されて
、全体的な物理的アドレスを与える。

理解される如＜、ＴＬＢ２０における全てのエントリの
同時的な比較を行なうためには大量のハードウェアが必
要とされる。一方、直接マツプ型ＴＬＢの場合、各エン
トリが仮想アドレスの一部がインデックスする単一の割
当てられた位置を有し、単一の比較器を使用することが
可能である。ＴＬＢエントリ２０は、任意の時間におい
てシステムを使用する特定のプログラムを受付けるため
に書込まれ且つ修正することか可能である。理解される
如く、幾つかの異なったプログラムは同一のＶＰＮを有
することが可能であるが、異なったＰＩＤを有しており
、異なった物理的アドレスに対してのデコーディングを
可能としている。

第１図に示したＴＬＢは完全連合型であり、任意のエン
トリは任意の位置において可能である。

一方、このＴＬＢは直接マツプ型とすることが可能であ
り、その場合、各ＴＬＢエントリは単一の割当てられた
位置を有し、仮想アドレスの一部がその位置に対してイ
ンデックスする。従って、ＴＬＢを通過する多数の比較
器の代わりに、ＴＬＢの前にインデックス用論理及び単
一の比較器を使用することが可能である。

第２図は、典型的な従来技術のＴＬＢエントリを示して
おり、それは、第１図に示したＶＰＮＰＩＤ、ＰＦＮよ
りも一層多くのビットを有することか多い。これらの数
に加えて、ＴＬＢエントリは、そのページが「キャッシ
ュ不能（ｎｏｎｃａｃｈｅａｂｌｌＰ、）Ｊであること
を表わすビット（Ｎ）を有している。このビットがセッ
トされると、そのページは、キャッシュ不能であると印
が付けられ、且つシステムは、最初にキャッシュをアク
セスする代わりにメインメモリを直接的にアクセスする
。ビットｒＤＪは、そのページが「ダーティ−（ｄｉｒ
ｔｙ）Ｊであることを表わす。このビットがセットされ
ると、そのページは書込み可能であり、且つそのビット
は、ソフトウェアがデータの変更を防止するために使用
することが可能である「書込み保護（ｗｒｉｔｅ−ｐｒ
ｏｔｅｃｔ）Ｊビットとして機能する。ｒＶＪビットは
有効ビットであり、それがセットされると、ＴＬＢエン
トリが有効であることを表わす。そうでない場合には、
ミスが発生する。ｒＧＪビットはグローバルビットであ
る。このビットがセットされると、ＰＩＤマツチ条件は
、有効な変換に対して無視される。このグローバルビッ
トは、複数個のプログラムが同一の空間を共用すること
を可能とする（即ち、同一の仮想ページ番号を同一の物
理的ページ番号ヘマップする）。「０」のマークが付け
られたビットは予約ビットである。

第３図は、典型的な従来技術の直接マツプ型キャッシュ
システムを示したブロック図である。このキャッシュシ
ステムは、しばしばコールされるアドレスを、迅速にア
クセスされるキャツシュＲＡＭ４０内に格納することを
可能とする。アドレス４２の一部は、タグＲＡＭ４８か
ら特定のタグ４６を選択し且つキャツシュＲＡＭ４０内
のブロック５２におけるデータ５０の特定のバイトを選
択するインデックスとして与えられる。シーケンシャル
なメモリ位置がしばしばアクセスされるので、キャッシ
ュへ引かれるデータの各バイトは、典型的に、キャッシ
ュＲＡＭのキャッシュフレーム５２内へ置かれる周りの
バイトのブロックと共に引かれる。

第３図に示したシステムは、「直接マツプ型」キャッシ
ュであり、その場合、各アドレスは、それが格納せねば
ならない特定のキャッシュフレーム５２が割当てられて
いる。−群のメモリの異なったブロックは同一のキャッ
シュフレームに対して割当てられている。アドレス４２
の一部は、アドレスに基づいて特定のキャッシュフレー
ムを選択するためのインデックスとして機能する。正確
な所望のアドレスが選択したフレーム内に存在するか否
かを決定するために、タグ４６が比較器５４によってア
ドレス４２の高位部分と比較される。

この種類のキャッシュの限界は、各グループから単一の
ブロックのみが一度に格納することが可能であるに過ぎ
ないということである。

別のタイプのキャッシュは、完全連合型キャッシュであ
り、その場合、各アドレスはキャツシュＲＡＭ内の任意
の位置に格納することが可能である。しかしながら、こ
のタイプのキャッシュは、タグＲＡＭ４８内のタグの全
てがアドレスに対して比較されることを必要とする。こ
のことは、例えば第１図の複数個の比較器なとのような
多大なハードウェアを有するシステムを必要とするか、
又はＲＡＭ４８内の全てのタグに対して多数の逐次的な
比較を行なうことの必要性のためにかなり遅いシステム
を必要とする。

第４図は、「直接マツプ型」キャッシュに対してヒツト
率を改善する従来技術のシステムを示している。二つの
キャッシュが並列的に供給され、二つのタグＲＡＭが並
列的に設けられている。ブロックＸがアクセスされると
、両方のタグがそのアドレスに対して比較される。従っ
て、同一のグループからの二つの異なったブロックが同
時的に存在することが可能である。このタイプのシステ
ムは、複数個の並列キャッシュに対して拡張することが
可能であるが、２が最も効率的な数字である。

キャッシュとＴＬＢとの組合わせ乃至は結合は二つの方
法で行なうことが可能である。キャッシュがコンピュー
タシステムによって発生されたアドレスに基づいて動作
し、且つ第１図から明らかな如く、二つのアドレス、即
ち仮想アドレスと物理的アドレスとが存在する。

物理的タグを有する従来技術の物理的キャッジニジステ
ムを第７５図に示しである。ＴＬＢ６６は、仮想アドレ
スで動作し物理的アドレスを発生する。

この物理的アドレスは物理的キャッシュ６８へ供給され
る。ミスが存在する場合には、該アドレスはその後メイ
ンメモリ７０へ供給される。

第６図は、ＴＬＢ変換が行なわれる前に仮想タグを有す
る仮想キャッシュを使用して仮想アドレス上で動作する
システムを示している。仮想キャッシュ６０は、仮想ア
ドレスを受取り、ミスが存在する場合には、該アドレス
はＴＬＢ６２へ供給される。次いで、ＴＬＢ６２からの
物理的アドレス出力はメインメモリ６４へ供給すること
が可能である。

第７図は、物理的タグを有する仮想キャッシュを示して
いる。この仮想アドレスは、並列的にキャッシュ７１及
びＴＬＢ７Ｂへ供給される。この仮想アドレスで直接的
にキャッシュ内へインデックスすることにより、変換を
待つことなしに、データ（又は命令）を検索することが
可能である。

変換は並列的に行なわれ、且つ比較器７５において物理
的タグと比較される。ミスが存在する場合には、そのキ
ャッシュデータは使用されず、且つＴＬＢ変換を使用し
てメインメモリ７７から正確なデータをフェッチする。

第８図は、本発明に基づ＜ＴＬＢスライスシステムの高
レベル概略図である。仮想アドレス７２は、仮想ページ
番号（ＶＰＮ）７４及びオフセット７６を有した状態で
与えられる。ＶＰＮ７４の最小桁の三つのビットは、４
ビツトからなる８エントリを有する（４以外の数字を使
用することか可能である）メモリ（ＴＬＢスライス）８
２のアドレスとしてライン７８上に与えられる。ＴＬＢ
スライス８２の出力は、オフセット７６と結合されて物
理的インデックスとして使用され、物理的キャッシュ８
８及び仮想タグメモリ９０をアドレスする。オフセット
７６は、ライン９２上をキャッシュ８８へ供給され、Ｔ
ＬＢスライス８２からの高位ビット及びオフセットビッ
トの幾つかによって表わされるブロック９６内の特定の
バイト９４を選択する。ブロック９６と連合する仮想タ
グ９８は、完全ＶＰＮ７４と比較するために、比較器１
００へ供給される。好ましい比較である場合にはヒツト
が示される。注意すべきことであるが、任意の数のイン
デックス方法を使用することが可能であり、且つキャッ
シュ８８内のブロックはページに対応することは必要で
はない。

ＴＬＢスライス８２内の８個のエントリの各々は、最小
桁の３個のページビットがＴＬＢスラ、イス８２内のそ
のエントリのアドレスに対応する最後に使用された仮想
アドレスに対してのキャッシュ８８に対する物理的イン
デックスを格納する。

従って、爾後の参照が同一の仮想アドレスに対してのも
のである場合には、キャツシュヒツトとなる。ＴＬＢス
ライス又はキャッシュミスの場合には、完全なＴＬＢ変
換が行なわれねばならない。

注意すべきことであるが、ＴＬＢスライスに対しての別
個のヒツト／ミス決定は存在しないので、ミスは、ＴＬ
Ｂスライスか又はキャッシュの何れかに起因するもので
ある。完全なＴＬＢ変換は、それがＴＬＢスライスミス
であるか又はキャッシュミスであるかの決定を行なうこ
とを可能とする。

キャッシュミスの場合には、正確なデータがフェッチさ
れ且つキャッシュ８８内に格納される。ＴＬＢスライス
ミスの場合には、ＴＬＢスライス８２がアップデートさ
れる。アドレスはしばしば順番にフェッチされるので、
ＶＰＮの下位３ビツトを使用することは、８個のアドレ
スのシーケンシャルなシリーズをＴＬＢスライス８２内
に格納することを可能とすることを確保する。ＴＬＢス
ライスは、ＶＰＮの３個の下位ビット以外で実施するこ
とが可能である。

第９図は、本発明に基づ＜ＴＬＢスライスの好適実施例
をより具体的に示している。このＴＬＢスライスメカニ
ズムは、プロセサチップ１０２内に収納されている。２
個のＴＬＢスライスが設けられており、即ちＴＬＢデー
タスライス１０４及びＴＬＢ命令スライス１０６が設け
られている（１０４及び１０６は、実際には、単一の論
理回路であり、制御信号がその一部又は別の部分を選択
するものである）。使用されるのに適したものは、セレ
クトライン１１０の制御下てマルチプレクサ１０８によ
って決定され、それは、プロセサ（不図示）のデコード
回路によって決定される如く、動作がデータに対しての
ものか又は命令に対してのものかに依存して一方又は他
方を選択する。

仮想アドレス１１２の３ビツト！ヨ、ライン１１４上を
ＴＬＢデータスライス１０４及びＴＬＢ命令命令スライ
ス１０岡０ 適宜のスライスからの物理的インデックスはキャッシュ
ＲＡＭ１．２０へ与えられる。キャッシュＲＡＭ１２０
は、選択したブロックに対するタグ及びデータの両方を
有している。図示した好適実施例においては、二つの並
列キャッシュが２態様セット連合キャッシュに対して第
４図に示した態様で設けられている。しかしながら、こ
の場合、これらのタグは仮想タグである。両方のタグが
選択され且つそれぞれ比較器１２２及び１２４へ供給さ
れる。これらの比較器は、該タグと仮想ページ番号とを
比較して、何れがヒツトであるか且つどれが正確なタグ
であるかを決定する。論理回路１２６は、何れが正確な
タグであるかを決定し、且つマルチプレクサ１３０への
セレクト入力端１２８を介して対応するデータを選択す
る。次いで、その適切なデータは、データライン１３２
上をプロセサ１０２へ供給される。論理回路１２６は、
又、ライン１３４上にヒツト／ミス表示をプロセサ１０
２内の状態マシン論理１３６へ供給する。

従来技術においては、キャッシュに対して一つ及びＴＬ
Ｂに対して一つずつの２本のヒツト／ミスラインを設け
ることが必要である。

１実施例における完全なＴＬＢはキャッシュＲＡＭ１．
２０のエリア１４０内に格納される。

本発明は、好適には、ＴＬＢスライスをアクセスする前
に仮想タグを有する仮想キャッシュを使用するシステム
の形態で実現される。この−次キャッシュにおけるヒツ
トは、ＴＬＢスライスへの参照を除去し、且つそのメカ
ニズムを正当化するのに十分な全体的なヒツト率を与え
る。ＴＬＢスライスは、この−次仮想キャッシュにおけ
るミスの後においてのみアクセスされる。第９図の実施
例においては、仮想キャッシュはＲＡＭ１５０内に格納
され、且つ比較のために比較器１５２が使用される。ヒ
ツト／ミス信号は、ライン１５４上に与えられる。状態
マシン１３６は、キャッシュミスの場合に、ＴＬＢスラ
イス１０４，１０６をアクセスするための論理を有して
いる。ＴＬＢスライス変換は、実際には、並列的に行な
われて速度を向上させているが、仮想キャツシュヒツト
が存在する場合には、ヒツトライン１５４が、マルチプ
レクサ１５６ヘセレクト信号を供給することにより、キ
ャッシュ１５０からのデータを選択する。

状態マシン１３６の動作を示すフローチャートを第１０
図に示しである。仮想タグキャッシュミスが発生したこ
とが決定されると（ステップＡ）、完全ＴＬＢ１４０が
読取られ（ステップＢ）、且つその内容が状態マシン内
のレジスタＡ内に格納される。完全ＴＬＢもミスする場
合には（ステップＣ）、フラッグがセットされ、且つソ
フトウェアが乗り出してメモリからの完全の読取りを行
ない且つ完全ＴＬＢ内にその適宜の結果を格納する。

完全ＴＬＢ内にヒツトが存在する場合には、完全ＴＬＢ
がＴＬＢスライスと比較される（ステップＤ）。マツチ
即ち整合が存在する場合には、このことはキャッシュミ
スを表わす。マツチが存在しない場合には、このことは
ＴＬＢスライスミスを表わす。ＴＬＢスライスミスの場
合、完全ＴＬＢによって決定される如く、正確な物理的
インデックスが適宜のＴＬＢスライス位置内に書込まれ
る（ステップＥ）。

キャッシュミスが発生した場合には、二つの物理的タグ
が読取られ且つ状態マシン内のレジスタＢ及びＣ内に格
納される（ステップＦ）。１実施例においては、物理的
タグはキャッシュの予約部分内に格納されるが、物理的
タグに対して別個のＲＡＭを設けることも可能である。

レジスタＡ（完全ＴＬＢ）及びレジスタＢ及びＣ（タグ
１及び２）の内容が比較される（ステップＧ）。これら
の比較の内の一つにおいてマツチが存在すると、このこ
とは、実際にはキャツシュヒツトが存在したが、二つの
仮想アドレスが同一の単一の物理的アドレスに対してマ
ツプされたことを表わす。この同一のキャッシュライン
に対する次の参照で仮想タグヒツトを発生させるために
、その仮想タグは、正確なＰＩＤをキャッシュタグ内に
コピーすることによって補正しくステップＨ）及びその
キャッシュデータが使用される（ステップＩ）。

ステップＤがマツチの不存在を表わす場合、物理的タグ
キャッシュミスが存在する。次いて、ダーティ−ビット
がチエツクされる（ステップＪ）。

このダーティ−ビットがセットされていると、とにかく
そこに存在するアドレスに対してキャッシュが書込まれ
、且つメインメモリは書込まれていない。従って、その
キャッシュの内容はメインメモリへ書込まれ（ステップ
Ｋ）、且つ新たなブロックがメインメモリから読取られ
且つキャッシュ内に格納される（ステップＬ）。同時に
、そのキャッシュブロックに対する仮想タグ及び物理的
タグが書込まれ、且つダーティ−ビットは、それがクリ
ーンであることを表わすべく変化される。そのデータが
該ダーティ−ビットによってダーティ−ではないものと
して示されると、メモリへの書込みのステップ（ステッ
プＫ）はスキップされる。

ＭＩＰＳアーキテクチャにおいては、ある仮想アドレス
は非マツプ型とすることが可能であり、且つ物理的メモ
リ位置へ直接的に参照することが可能である。好適には
、非マツプ型参照を表わすアドレスビット３１−２９に
おける特定したパターンと共に３２ビツトアドレスが使
用される。非マツプ型参照は、ＴＬＢスライス又は完全
ＴＬＢの何れも必要としない。

キャッシュ不能参照も、アドレスビット３１−２９内の
特別のコード化した値によって又は完全ＴＬＢエントリ
内のビットによって参照される。

後者の場合には、参照すべきキャッシュタグが存在しな
いので、ＴＬＢスライスはミスする。完全ＴＬＢにおけ
るキャッシュ不能ビットは、キャッシュミスの後に発見
される。アドレス変換は、完全ＴＬＢと共に実行される
。

好適実施例においては、アドレスの３２ビツトは、仮想
アドレスに対しての同一のアドレスビット１３−０を有
している。仮想アドレスのビット１６−１４は、適宜の
ＴＬＢスライス内へインデックスするために使用される
。選択されたＴＬＢスライスエントリは、物理的アドレ
スビット１７１４を有している。ＶＰＮはビット３１−
１４から構成されている。物理的アドレスビット１７０
は、キャッシュメモリを読取るために使用される。完全
ＴＬＢが読取られると、完全ＴＬＢからの物理的アドレ
スビット３５−１４は物理的タグビット３５−１４と比
較される。

ＴＬＢスライスは、少数のワード（好適実施例において
は８）から構成することが可能であり、且つページ寸法
が十分に大きいか（好適実施例においては１６にバイト
）又はそれが仮想インデックスキャッシュの後に使用さ
れる場合には、高いヒツト率を達成する。ＴＬＢスライ
ス幅は、ページ寸法に対する１バンクのキャッシュの寸
法の比の２をベースとする対数に等しい。この比は好適
実施例においては１６であり、従ってＴＬＢスライスは
４ビット幅である。

第１１図は、ラッチ及びマルチプレクサを使用するＴＬ
Ｂスライスの好適実施例を示している。

第１１図は、各々が４個のラッチからなる１６個の行を
示しており、ラッチＩＡ、ＩＢ、ＩＣ，ＬＤは最初の行
を形成しており、且つラッチ１６Ａ。

１６８　１６Ｃ，１６Ｄは最後の行を形成している。ラ
ッチ内に格納されるべきデータはデータ入カラインＤ１
１−Ｄ１４上に与えられる。該ラッチの各行の出力は、
１６−１マルチプレクサへ供給され、マルチプレクサ１
７０，１７２，１７４゜１７６の出力は、それぞれ、４
ビットデータ出力ＤＯＩ、ＤＯ２，ＤＯ３，ＤＯ４であ
る。最初の行においては、ラッチＩＡ　　２Ａ・・・１
６Ａは、それらの出力を１６−１マルチプレクサ１７０
の入力へ供給する。マルチプレクサ１７０の出力は第一
データ出力ビットを形成する。読取られるべき四つのラ
ッチへの１６個の入力の特定の一つの選択は、４本の読
取リアドレスライン１７８上の全てのマルチプレクサへ
供給される４ビツトセレクト入力によって達成される。

第１１図は、非常に高速のメモリを示している。

なぜならば、全てのラッチの出力はマルチプレクサの入
力端に存在しており、且つメモリアクセス時間は、単に
、出力として使用するために適宜のマルチプレクサ人力
を選択するために読取リアドレスに対して必要とされる
時間に過ぎないからである。

第１１図のラッチ内へデータを書込むために、書込みイ
ネーブルラインＷＥ　１−ＷＥ　１６の一つがイネーブ
ルされる。例えば、ＷＥ２がイネーブルされると、ラッ
チ２Ａ、２Ｂ、２Ｃ，２Ｄは、それらのイネーブル入力
端をイネーブル状態とさせ、従ってデータラインＤｌｌ
−ＤＩＪ上のデータは、その他のラッチの何れかではな
くこれらのラッチ内に書込まれる。書込みイネーブル信
号は、デコーダ１８０へ供給される４個の書込みアドレ
スビットをデコードすることによって発生される。

該デコーダの１６個の出力の一つのみがイネーブルされ
、適宜の行のラッチがイネーブルされる。

その出力は、多数のＡＮＤゲートＡＮＤ　１−ＡＮＤ１
６内のライン１８２上の書込みイネーブル信号とＡＮＤ
処理される。このことは、デコーダ出力が安定化するま
で書込みイネーブル出力が供給されないようにするため
に行なわれる。勿論、書込みアドレス及び読取りアドレ
スは、同一のアドレスバスからのものとすることが可能
であり、書込みイネーブルの反転したもの又は読取り信
号がマルチプレクサへのイネーブル入力として供給され
る。

ＴＬＢスライス内の多数のエントリが十分に大きなもの
である場合には、「ページ色付け（ｐａｇｅ　　ｃｏｊ
ｌｏｒｉｎｇ）Ｊを使用することか可能であり、従って
ＴＬＢスライスミス率は０へ降下する。対照的に、ペー
ジ色付けは、従来のＴＬＢにおいてはミス率を減少させ
ることはできない。

ページ色付けは、仮想ページの物理的メモリ位置への割
当てを制限する１方法であり、従って仮想ページ番号の
Ｎ個の低位ビットが物理的ページ番号のＮ個の低位ビッ
トとマツチする。ＴＬＢスライスの幅がＮであり且つＴ
ＬＢにおけるエントリの数が２Ｎである場合には、ＴＬ
Ｂスライスは同一となり且つそのミス率はＯへ降下する
。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
、種々の変形が可能であることは勿論である。例えば、
ラッチ及びマルチプレクサを使用する代わりに、ＴＬＢ
スライスはＲＡＭ内のものとすることが可能である。

【図面の簡単な説明】

第１図は従来の完全連合変換ルックアサイドバッファ　
（ＴＬＢ）を示した概略図、第２図は従来のＴＬＢエン
トリのフォーマットを示した概略図、第３図は従来の直
接マツプ型キャッジニジステムを示した概略図、第４図
は従来の２態様セット連合キャッシュシステムを示した
概略図、第５図は従来の物理的タグを有する物理的キャ
ッシュシステムを示した概略図、第６図は従来の仮想タ
グを有する仮想キャッシュシステムを示した概略図、第
７図は従来の物理的タグを有する仮想キャッジニジステ
ムを示した概略図、第８図は本発明の一実施例に基づい
て構成されたＴＬＢスライスシステムを示した概略図、
第９図は第８図の構成のより詳細な構成を示した概略図
、第１０図は第９図の状態マシンのフローチャートを示
した概略図、第１１図はＴＬＢスライスの回路図、であ
る。 （符号の説明） １０：仮想アドレスレジスタ １２：仮想ページ番号（Ｖ　Ｐ　Ｎ） １４：オフセット １６：プロセスＩＤ（ＰＩＤ） １８　：　ＴＬＢ ２０：エントリ ２２：仮想ページ番号（Ｖ　Ｐ　Ｎ） ２４：プロセスＩＤ（ＰＩＤ） ２６：物理的ページ番号（ＰＰＮ） ２８：比較器 ３０：セレクト論理 ｉ”３　［！Ｉ？ｌ１７）Ｂ書 １勿Ｊ！的アドレス イルミ乍と、アト′°レス 仮想アドレス タグタグ １仄キ忌アトパレス 林桔マンシ ＤＡＴＡ　　ＩＮ 手続補正書 （方力 平成３年６月１１日

Claims (1)

1. 【特許請求の範囲】 １、与えられた仮想ページ番号及びオフセットを持った
   与えられた仮想アドレスを使用するメモリアドレス装置
   において、前記仮想ページ番号のビットのサブセットを
   受取るべく結合されているアドレス入力端を有するＴＬ
   Ｂスライスメモリが設けられており、前記ＴＬＢスライ
   スメモリは、仮想アドレスに対応する前にアクセスした
   物理的アドレスの一部を各位置に格納し、前記仮想アド
   レスのサブセットは前記位置のアドレスに等しいビット
   の組合わせを有していることを特徴とする装置。 ２、特許請求の範囲第１項において、物理的インデック
   スを有するデータを格納するキャッシュメモリが設けら
   れており、対応する物理的インデックスにおいて前記デ
   ータに対する仮想ページ番号タグを格納するための仮想
   タグメモリが設けられており、前記仮想タグメモリから
   選択した仮想ページ番号タグを前記与えられた仮想ペー
   ジ番号と比較する手段が設けられていることを特徴とす
   る装置。 ３、特許請求の範囲第１項において、第二ビットスライ
   スメモリが設けられており、前記第一及び第二ビットス
   ライスメモリのうちの一つのデータ出力を選択するマル
   チプレクス手段が設けられていることを特徴とする装置
   。 ４、特許請求の範囲第３項において、データフェッチの
   ために前記マルチプレクス手段に対して第一セレクト信
   号を及び命令フェッチのために第二セレクト信号を供給
   する手段が設けられていることを特徴とする装置。 ５、特許請求の範囲第２項において、前記第一キャッシ
   ュメモリを具備する２態様セット連合キャッシュメモリ
   を使用し、且つ物理的インデックスを持った第二データ
   を格納する第二キャッシュメモリが設けられており、対
   応する物理的インデックスにおいて前記第二データに対
   する仮想ページ番号タグを格納する第二仮想タグメモリ
   が設けられており、前記第二仮想タグメモリからの選択
   した仮想ページ番号タグを前記仮想ページ番号と比較す
   る手段が設けられていることを特徴とする装置。 ６、特許請求の範囲第５項において、前記第一及び第二
   キャッシュメモリからのデータを受取るべく結合されて
   いる第一及び第二入力端を持ったマルチプレクサが設け
   られていることを特徴とする装置。 ７、特許請求の範囲第６項において、マッチするタグに
   対応するデータを選択し且つ前記比較器のうちの一つが
   マッチを表わすか否かを示すヒット／ミス出力を供給す
   るために前記マルチプレクサへセレクト入力を供給する
   ために前記第一及び第二比較器の出力端へ結合されてい
   る論理手段が設けられていることを特徴とする装置。 ８、特許請求の範囲第７項において、完全変換ルックア
   サイドバッファ（ＴＬＢ）が設けられており、前記ＴＬ
   Ｂの出力を前記ＴＬＢスライスメモリの出力と比較する
   手段が設けられており、且つミス信号が前記ヒット／ミ
   ス出力端上で受取られ且つ前記ＴＬＢスライス出力及び
   前記完全ＴＬＢ出力がマッチしない場合には前記ＴＬＢ
   スライスメモリ内へのデータ及びアドレスの書込みを制
   御し且つ前記ミス信号が受取られ且つ前記ＴＬＢスライ
   ス出力と前記完全ＴＬＢ出力とがマッチする場合には前
   記キャッシュメモリ及び仮想タグメモリ内への書込みを
   行なう状態マシン論理が前記ヒット／ミス出力端へ結合
   して設けられていることを特徴とする装置。 ９、仮想ページ番号及びオフセットを持った仮想アドレ
   スを使用するメモリアドレス装置において、物理的イン
   デックスを持ったデータを格納するキャッシュメモリが
   設けられており、対応する物理的インデックスにおいて
   前記データに対する仮想ページ番号タグを格納する仮想
   タグメモリが設けられており、前記仮想ページ番号のビ
   ットの所定の部分を受取るために結合されたアドレス入
   力端を有しており前記仮想ページ番号の前記部分のビッ
   トの各組合わせに対応する前記物理的インデックスの最
   後にアクセスした一つを格納するＴＬＢスライスメモリ
   が設けられており、前記ＴＬＢスライスメモリは、前記
   仮想タグメモリからの前記物理的インデックスにおける
   仮想ページ番号タグを選択し且つ前記物理的インデック
   ス＋前記オフセットにおける前記キャッシュメモリから
   データを選択するために物理的アドレスインデックスを
   与えるために前記キャッシュメモリ及び仮想タグメモリ
   へ結合したデータ出力端を有しており、正しいデータが
   選択されたか否かを決定するために前記選択した仮想ペ
   ージ番号タグを前記仮想ページ番号と比較する手段が設
   けられていることを特徴とする装置。 １０、特許請求の範囲第１項において、更に、仮想キャ
   ッシュメモリが設けられており、前記仮想アドレスの一
   つで前記仮想キャッシュメモリをアクセスする手段が設
   けられており、前記仮想キャッシュメモリにおけるミス
   を表わし且つ前記仮想アドレスでの前記ＴＬＢスライス
   メモリのアクセスをイネーブルさせる手段が設けられて
   いることを特徴とする装置。