JPH04335431A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04335431A JPH04335431A JP3106252A JP10625291A JPH04335431A JP H04335431 A JPH04335431 A JP H04335431A JP 3106252 A JP3106252 A JP 3106252A JP 10625291 A JP10625291 A JP 10625291A JP H04335431 A JPH04335431 A JP H04335431A
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- JP
- Japan
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Links
- 230000007246 mechanism Effects 0.000 claims abstract description 25
- 239000000872 buffer Substances 0.000 claims abstract description 7
- 230000002194 synthesizing effect Effects 0.000 claims abstract description 3
- 238000013519 translation Methods 0.000 claims description 12
- 230000010365 information processing Effects 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000003786 synthesis reaction Methods 0.000 claims description 8
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- 238000013507 mapping Methods 0.000 claims description 5
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- 230000000694 effects Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に命令の先取りの際の高速アドレス変換機構の索引，登
録処理を行う情報処理装置に関する。
に命令の先取りの際の高速アドレス変換機構の索引，登
録処理を行う情報処理装置に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置にはアドレ
ス変換を高速におこなうために高速アドレス変換機構を
備えるものが多い。また分岐命令処理のオーバヘッドを
減らすためにマルチストリーム命令先取り機構を備える
ものがある。高速アドレス変換機構については『Ｃａｃ
ｈｅ Ｍｅｍｏｒｉｅｓ』Ａ．Ｊ．ＳＭＩＴＨ Ａ
ＣＭＣｏｍｐｕｔｉｎｇ Ｓｕｒｖｅｙｓ Ｖｏｌ
１４，Ｎｏ．３ Ｓｅｐ．１９８２に記載されている
。またマルチストリーム命令先取り機構については日経
エレクトロニクス別冊コンピュータ「ＩＢＭ３０３３プ
ロセッサの内部設計とパフォーマンス」に記載されてい
る。
ス変換を高速におこなうために高速アドレス変換機構を
備えるものが多い。また分岐命令処理のオーバヘッドを
減らすためにマルチストリーム命令先取り機構を備える
ものがある。高速アドレス変換機構については『Ｃａｃ
ｈｅ Ｍｅｍｏｒｉｅｓ』Ａ．Ｊ．ＳＭＩＴＨ Ａ
ＣＭＣｏｍｐｕｔｉｎｇ Ｓｕｒｖｅｙｓ Ｖｏｌ
１４，Ｎｏ．３ Ｓｅｐ．１９８２に記載されている
。またマルチストリーム命令先取り機構については日経
エレクトロニクス別冊コンピュータ「ＩＢＭ３０３３プ
ロセッサの内部設計とパフォーマンス」に記載されてい
る。
【０００３】
【発明が解決しようとする課題】従来の情報処理装置で
は、セットアソシアティブ方式の大容量高速アドレス変
換機構や、フルアソシアティブ方式の小容量高速アドレ
ス変換機構を備えるものが多い。これらは限定されたハ
ードウェア資源を使用して、高いアドレス変換効率を達
成することを目的としている。一方、高速アドレス変換
機構の索引速度を高めるためには、セットアソシアティ
ブやフルアソシアティブ方式は構造上不利でダイレクト
マップ方式が有利となる。反面、ダイレクトマップ方式
はエントリの競合のためにアドレス変換効率の点で不利
になるという欠点がある。
は、セットアソシアティブ方式の大容量高速アドレス変
換機構や、フルアソシアティブ方式の小容量高速アドレ
ス変換機構を備えるものが多い。これらは限定されたハ
ードウェア資源を使用して、高いアドレス変換効率を達
成することを目的としている。一方、高速アドレス変換
機構の索引速度を高めるためには、セットアソシアティ
ブやフルアソシアティブ方式は構造上不利でダイレクト
マップ方式が有利となる。反面、ダイレクトマップ方式
はエントリの競合のためにアドレス変換効率の点で不利
になるという欠点がある。
【０００４】
【課題を解決するための手段】本発明の情報処理装置は
複数の命令バッファを備え、該複数の命令バッファを用
いてマルチストリーム命令先取りをおこなう命令先取り
機構と、ダイレクトマップ方式の高速アドレス変換機構
を備える情報処理装置において、各命令ストリームにあ
らかじめ与えられたストリーム番号を選択する第１の選
択手段と、該命令ストリームに関連づけられた命令先取
りアドレスを選択する第２の選択手段と、該第１の選択
手段の出力と該第２の選択手段の出力のあらかじめ定め
られた一部分によりアドレスを合成するアドレス合成手
段と、該合成手段の出力を読み出し及び書き込みアドレ
スとし、該第２の選択手段の出力のあらかじめ定められ
た部分を比較アドレスとして索引，登録をおこなう高速
アドレス変換機構とを備える。
複数の命令バッファを備え、該複数の命令バッファを用
いてマルチストリーム命令先取りをおこなう命令先取り
機構と、ダイレクトマップ方式の高速アドレス変換機構
を備える情報処理装置において、各命令ストリームにあ
らかじめ与えられたストリーム番号を選択する第１の選
択手段と、該命令ストリームに関連づけられた命令先取
りアドレスを選択する第２の選択手段と、該第１の選択
手段の出力と該第２の選択手段の出力のあらかじめ定め
られた一部分によりアドレスを合成するアドレス合成手
段と、該合成手段の出力を読み出し及び書き込みアドレ
スとし、該第２の選択手段の出力のあらかじめ定められ
た部分を比較アドレスとして索引，登録をおこなう高速
アドレス変換機構とを備える。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００６】図１は本発明の一実施例を示す。図１にお
いて１は次にフェッチする命令ストリームのストリーム
番号を選択するセレクタである。２．３．４はそれぞれ
各命令ストリームの命令先取りアドレスを保持するレジ
スタである。本実施例の各レジスタはストリーム＃０用
命令アドレスレジスタ２，３はストリーム＃１用命令ア
ドレスレジスタ３、ストリーム＃２用命令アドレスレジ
スタ４に割り当てられている。セレクタ１の出力である
ストリーム番号はセレクタ６とアドレス合成手段７に入
力される。セレクタ６は入力したストリーム番号に応じ
て、命令アドレスレジスタ２〜４の出力を切り換える。 セレクタ６の出力はプラス４カウンタ５に入力され、次
の命令取り出しのために４バイト分加算された後、セレ
クタ６において選択に使用したストリーム番号に対応し
た命令アドレスレジスタに書き込まれる。
いて１は次にフェッチする命令ストリームのストリーム
番号を選択するセレクタである。２．３．４はそれぞれ
各命令ストリームの命令先取りアドレスを保持するレジ
スタである。本実施例の各レジスタはストリーム＃０用
命令アドレスレジスタ２，３はストリーム＃１用命令ア
ドレスレジスタ３、ストリーム＃２用命令アドレスレジ
スタ４に割り当てられている。セレクタ１の出力である
ストリーム番号はセレクタ６とアドレス合成手段７に入
力される。セレクタ６は入力したストリーム番号に応じ
て、命令アドレスレジスタ２〜４の出力を切り換える。 セレクタ６の出力はプラス４カウンタ５に入力され、次
の命令取り出しのために４バイト分加算された後、セレ
クタ６において選択に使用したストリーム番号に対応し
た命令アドレスレジスタに書き込まれる。
【０００７】アドレス合成手段７にはセレクタ１，６の
出力が入力され、アドレスの合成がおこなわれる。合成
されたアドレスは高速アドレス変換機構８〜１２に供給
され索引，登録に使用される。本実施例ではストリーム
番号部と命令アドレスのページアドレス部の下位数ビッ
トが高速アドレス変換機構のタグ部，データ部８の索引
に使用される。命令アドレスのページアドレス部上位ビ
ットは比較回路９に入力されタグ部より読み出された予
め登録されていた命令アドレスのページアドレス部上位
ビットと比較される。タグ部には有効なデータが登録さ
れていることを示すフィールドが含まれており、このフ
ィールドの出力がアンドゲート１０に入力され比較回路
９の出力と論理積がとられる。アンドゲート１０の出力
はフリップフロップ１１に設定される。フリップフロッ
プ１１は高速アドレス変換機構に索引に使用した命令ア
ドレスが登録されているか否かを示すフラグである。実
アドレスレジスタ１２にはデータ部８の出力が格納され
る。フリップフロップ１１が“１”のとき、実アドレス
レジスタ１２には索引した命令アドレスに対応した実ア
ドレスが格納されキャッシュメモリの索引等に使用され
る。アドレス合成手段７より命令読み出しアドレスのペ
ージ内アドレスが出力されページ内アドレスレジスタ１
３に設定され実アドレスレジスタ１２の出力と共にキャ
ッシュメモリの索引に使用される。
出力が入力され、アドレスの合成がおこなわれる。合成
されたアドレスは高速アドレス変換機構８〜１２に供給
され索引，登録に使用される。本実施例ではストリーム
番号部と命令アドレスのページアドレス部の下位数ビッ
トが高速アドレス変換機構のタグ部，データ部８の索引
に使用される。命令アドレスのページアドレス部上位ビ
ットは比較回路９に入力されタグ部より読み出された予
め登録されていた命令アドレスのページアドレス部上位
ビットと比較される。タグ部には有効なデータが登録さ
れていることを示すフィールドが含まれており、このフ
ィールドの出力がアンドゲート１０に入力され比較回路
９の出力と論理積がとられる。アンドゲート１０の出力
はフリップフロップ１１に設定される。フリップフロッ
プ１１は高速アドレス変換機構に索引に使用した命令ア
ドレスが登録されているか否かを示すフラグである。実
アドレスレジスタ１２にはデータ部８の出力が格納され
る。フリップフロップ１１が“１”のとき、実アドレス
レジスタ１２には索引した命令アドレスに対応した実ア
ドレスが格納されキャッシュメモリの索引等に使用され
る。アドレス合成手段７より命令読み出しアドレスのペ
ージ内アドレスが出力されページ内アドレスレジスタ１
３に設定され実アドレスレジスタ１２の出力と共にキャ
ッシュメモリの索引に使用される。
【０００８】本実施例では、命令ストリームが３本であ
り、高速アドレス変換機構のタグ部，データ部８が３分
割される。タグ部，データ部を索引するアドレスは命令
ストリームのストリーム番号と命令アドレスのページア
ドレス部の数ビットであるが、ビット位置やビット数は
命令ストリームの本数、タグ部，データ部８の容量に応
じて決まり、装置によって異なる。
り、高速アドレス変換機構のタグ部，データ部８が３分
割される。タグ部，データ部を索引するアドレスは命令
ストリームのストリーム番号と命令アドレスのページア
ドレス部の数ビットであるが、ビット位置やビット数は
命令ストリームの本数、タグ部，データ部８の容量に応
じて決まり、装置によって異なる。
【０００９】
【発明の効果】以上説明したように本発明は複数の命令
バッファを備え該複数の命令バッファを用いてマルチス
トリーム命令先取りをおこなう命令先取り機構とダイレ
クトマップ方式の高速アドレス変換機構を備える情報処
理装置において、各命令ストリームにあらかじめ与えら
れたストリーム番号と該命令ストリームに関連づけられ
た命令先取りアドレスとを選択し、その出力のあらかじ
め定められた一部分によりアドレスを合成し、その出力
を読み出し及び書き込みアドレスとしてあらかじめ定め
られたストリーム番号部分を比較アドレスとして索引，
登録をおこなうことにより、異なるストリームの命令先
取りアドレスの間の競合をなくし、効率良くダイレクト
マップ方式の高速アドレス変換機構を使用できるという
効果がある。
バッファを備え該複数の命令バッファを用いてマルチス
トリーム命令先取りをおこなう命令先取り機構とダイレ
クトマップ方式の高速アドレス変換機構を備える情報処
理装置において、各命令ストリームにあらかじめ与えら
れたストリーム番号と該命令ストリームに関連づけられ
た命令先取りアドレスとを選択し、その出力のあらかじ
め定められた一部分によりアドレスを合成し、その出力
を読み出し及び書き込みアドレスとしてあらかじめ定め
られたストリーム番号部分を比較アドレスとして索引，
登録をおこなうことにより、異なるストリームの命令先
取りアドレスの間の競合をなくし、効率良くダイレクト
マップ方式の高速アドレス変換機構を使用できるという
効果がある。
【図１】本発明の一実施例を示す図である。
１，６ セレクタ
２，３，４ 命令アドレスレジスタ５ プ
ラス４カウンタ ７ アドレス合成機構 ８ タグ部，データ部 ９ 比較回路 １０ アンドゲート １１ ビットフラグ
ラス４カウンタ ７ アドレス合成機構 ８ タグ部，データ部 ９ 比較回路 １０ アンドゲート １１ ビットフラグ
Claims (1)
- 【請求項１】 複数の命令バッファを備え、該複数の
命令バッファを用いてマルチストリーム命令先取りをお
こなう命令先取り機構と、ダイレクトマップ方式の高速
アドレス変換機構を備える情報処理装置において、各命
令ストリームにあらかじめ与えられたストリーム番号を
選択する第１の選択手段と、該命令ストリームに関連づ
けられた命令先取りアドレスを選択する第２の選択手段
と、前記第１の選択手段の出力と、前記第２の選択手段
の出力のあらかじめ定められた一部分によりアドレスを
合成するアドレス合成手段と、該アドレス合成手段の出
力を読み出し及び書き込みアドレスとし、前記第２の選
択手段の出力のあらかじめ定められた部分を比較アドレ
スとして索引，登録をおこなう高速アドレス変換機構と
を備えることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3106252A JPH04335431A (ja) | 1991-05-13 | 1991-05-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3106252A JPH04335431A (ja) | 1991-05-13 | 1991-05-13 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335431A true JPH04335431A (ja) | 1992-11-24 |
Family
ID=14428913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3106252A Pending JPH04335431A (ja) | 1991-05-13 | 1991-05-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04335431A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7020879B1 (en) | 1998-12-16 | 2006-03-28 | Mips Technologies, Inc. | Interrupt and exception handling for multi-streaming digital processors |
| US7035997B1 (en) | 1998-12-16 | 2006-04-25 | Mips Technologies, Inc. | Methods and apparatus for improving fetching and dispatch of instructions in multithreaded processors |
| US7237093B1 (en) | 1998-12-16 | 2007-06-26 | Mips Technologies, Inc. | Instruction fetching system in a multithreaded processor utilizing cache miss predictions to fetch instructions from multiple hardware streams |
| US7257814B1 (en) | 1998-12-16 | 2007-08-14 | Mips Technologies, Inc. | Method and apparatus for implementing atomicity of memory operations in dynamic multi-streaming processors |
| US7529907B2 (en) | 1998-12-16 | 2009-05-05 | Mips Technologies, Inc. | Method and apparatus for improved computer load and store operations |
| US7707391B2 (en) | 1998-12-16 | 2010-04-27 | Mips Technologies, Inc. | Methods and apparatus for improving fetching and dispatch of instructions in multithreaded processors |
| US7765546B2 (en) | 1998-12-16 | 2010-07-27 | Mips Technologies, Inc. | Interstream control and communications for multi-streaming digital processors |
-
1991
- 1991-05-13 JP JP3106252A patent/JPH04335431A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7020879B1 (en) | 1998-12-16 | 2006-03-28 | Mips Technologies, Inc. | Interrupt and exception handling for multi-streaming digital processors |
| US7035997B1 (en) | 1998-12-16 | 2006-04-25 | Mips Technologies, Inc. | Methods and apparatus for improving fetching and dispatch of instructions in multithreaded processors |
| US7237093B1 (en) | 1998-12-16 | 2007-06-26 | Mips Technologies, Inc. | Instruction fetching system in a multithreaded processor utilizing cache miss predictions to fetch instructions from multiple hardware streams |
| US7257814B1 (en) | 1998-12-16 | 2007-08-14 | Mips Technologies, Inc. | Method and apparatus for implementing atomicity of memory operations in dynamic multi-streaming processors |
| US7467385B2 (en) | 1998-12-16 | 2008-12-16 | Mips Technologies, Inc. | Interrupt and exception handling for multi-streaming digital processors |
| US7529907B2 (en) | 1998-12-16 | 2009-05-05 | Mips Technologies, Inc. | Method and apparatus for improved computer load and store operations |
| US7650605B2 (en) | 1998-12-16 | 2010-01-19 | Mips Technologies, Inc. | Method and apparatus for implementing atomicity of memory operations in dynamic multi-streaming processors |
| US7707391B2 (en) | 1998-12-16 | 2010-04-27 | Mips Technologies, Inc. | Methods and apparatus for improving fetching and dispatch of instructions in multithreaded processors |
| US7765546B2 (en) | 1998-12-16 | 2010-07-27 | Mips Technologies, Inc. | Interstream control and communications for multi-streaming digital processors |
| US7900207B2 (en) | 1998-12-16 | 2011-03-01 | Mips Technologies, Inc. | Interrupt and exception handling for multi-streaming digital processors |
| US7926062B2 (en) | 1998-12-16 | 2011-04-12 | Mips Technologies, Inc. | Interrupt and exception handling for multi-streaming digital processors |
| US8468540B2 (en) | 1998-12-16 | 2013-06-18 | Bridge Crossing, Llc | Interrupt and exception handling for multi-streaming digital processors |
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